KR0159220B1 - 직렬 인터페이스 회로 - Google Patents

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Abstract

본 발명은 직렬 인터페이스 회로를 공개한다. 그 회로는 복수개의 제1데이타를 저장하기 위한 복수개의 제1레지스터들, 인에이블신호에 응답하여 상기 복수개의 제1레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력하기 위한 복수개의 제1쉬프트 레지스터들, 클럭신호에 응답하여 상기 복수개의 제1쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터들을 저장하기 위한 복수개의 제2레지스터들, 복수개의 제2데이타를 저장하기 위한 복수개의 제3레지스터들, 상기 인에이블 신호에 응답하여 상기 복수개의 제2레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력되는 직렬 데이터를 제1라인을 통하여 상기 제1쉬프트 레지스터에 저장하고, 상기 복수개의 제1쉬프트 레지스터들로부터 쉬프트되어 출력되는 직렬 데이터를 제2라인을 통하여 저장하기 위한 복수개의 제2쉬프트 레지스터들, 및 상기 클럭신호에 응답하여 상기 복수개의 제2쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터를 저장하기 위한 복수개의 제4레지스터들로 구성되어 있다. 따라서, 직렬로 송수신하고자 하는 데이터가 많더라도 하드웨이의 크기를 증가함이 없이 데이터를 전송할 수 있다.

Description

직렬 인터페이스 회로
제1도는 본 발명의 직렬 인터페이스 회로를 나타내는 것이다.
본 발명은 직렬 인터페이스 회로에 관한 것으로, 특히 순환구조를 가지는 직렬 인터페이스 회로에 관한 것이다.
두 개의 소자간의 데이터를 전송하고 수신하는 과정, 즉 인터페이스시에 서로 연결되는 포트의 수를 줄이기 위해 데이터를 직렬로 변환한 다음 직렬로 데이터를 주고 받아서 이를 다시 병렬로 변환한 후 데이터를 처리하는 것은 하드웨이의 설계에 있어서 널리 쓰이는 방법이다.
특히 하드웨어를 구성하다 보면 크기나 기타 문제, 예를 들면 아날로그와 디지털을 분리한다든지 해서 소자를 여러개로 나누어야 한다.
이때 직렬 인터페이스 회로를 구성하기 위해서 각 소자는 병렬 데이터를 직렬로 변환하기 위해 병렬-직렬 변환회로, 수신한 직렬 데이터를 병렬로 변환하기 위한 직렬-병렬 변환회로가 필요하게 된다.
만약 직렬로 송수신 하고자 하는 데이터가 많을 때는 직렬-병렬 변환회로의 크기도 무시할 수 없을 정도로 크게된다.
본 발명의 목적은 직렬로 송수신하고자 하는 데이터가 많아지더라도 직렬-병렬 변환회로의 크기를 증가시키지 않는 직렬 인터페이스 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 직렬 인터페이스 회로는 복수개의 제1데이타를 저장하기 위한 복수개의 제1레지스터들, 인에이블신호에 응답하여 상기 복수개의 제1레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력하기 위한 복수개의 제1쉬프트 레지스터들, 클럭신호에 응답하여 상기 복수개의 제1쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터들을 저장하기 위한 복수개의 제2레지스터들, 복수개의 제2데이타를 저장하기 위한 복수개의 제3레지스터들, 상기 인에이블 신호에 응답하여 상기 복수개의 제2레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력되는 직렬 데이터를 제1라인을 통하여 상기 제1쉬프트 레지스터에 저장하고, 상기 복수개의 제1쉬프트 레지스터들로부터 쉬프트되어 출력되는 직렬 데이터를 제2라인을 통하여 저장하기 위한 복수개의 제2쉬프트 레지스터들, 및 상기 클럭신호에 응답하여 상기 복수개의 제2쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터를 저장하기 위한 복수개의 제4레지스터들을 구비한 것을 특징으로 한다.
첨부된 도면을 참고로 하여 본 발명의 직렬 인터페이스 회로를 설명하면 다음과 같다.
제1도는 본 발명의 직렬 인터페이스 회로의 블록도로서, 레지스터들(10-13, 18-21), 쉬프트 레지스터들(14-17), 및 제어회로(40)로 구성된 소자(50), 및 레지스터들(22-25, 30-33), 쉬프트 레지스터들(26-29), 및 제어회로(45)로 구성된 소자(60)으로 구성되어 있다.
소자(50)의 레지스터들(10, 11, 12, 13)에 저장된 값은 소자(60)의 레지스터들(33, 32, 31, 30)로 저장하기 위한 것이고, 소자(60)의 레지스터들(22, 23, 24, 25)에 저장된 값은 소자(50)의 레지스터들(21, 20, 19, 18)로 저장하기 위한 것이다. 쉬프트 레지스터(14, 15, 16, 17, 26, 27, 28, 29)는 병렬 또는 직렬 데이터를 저장하고 쉬프트한다. 제어회로(40, 45)는 데이터를 전송하기 위하여 클럭신호를 발생한다.
소자(50)의 레지스터들(10, 11, 12, 13) 및 소자(60)의 레지스터들(30, 31, 32, 33)에 새로운 값이 저장되어 있다고 하면, 클럭신호(CK)가 입력되면 소자(50, 60)의 쉬프트 레지스터(14, 15, 16, 17) 및 (26, 27, 28, 29)는 제어회로(40) 및 (45)로부터의 인에이블신호를 입력하여 각 레지스터들(10, 11, 12, 13) 및 (30, 31, 32, 33)의 값들을 받아들임과 동시에 쉬프트한다. 이때, 소자(50)의 쉬프트레지스터(14)로부터 출력되는 데이터는 라인(1)을 통하여 소자(60)의 쉬프트 레지스터(26)로 전송된다. 이와는 반대로, 소자(60)의 쉬프트레지스터(29)로부터 출력되는 데이터는 라인(2)를 통하여 소자(50)의 쉬프트 레지스터(17)로 전송된다. 또한, 소자(50)의 쉬프트 레지스터(14, 15, 16, 17) 및 소자(60)의 (26, 27, 28, 29)로 부터 출력되는 데이타는 클럭신호(CK)에 응답하여 소자(50)의 레지스터들(18, 19, 20, 21) 및 소자(60)의 레지스터들(30, 31, 32, 33)에 각각 저장된다. 이와같은 동작을 반복하게 함에 의해서 소자(50)의 레지스터들(10, 11, 12, 13)에 저장된 데이터는 소자(60)의 레지스터들(33, 32, 31, 30)으로 각각 전송되고, 소자(60)의 레지스터들(22, 23, 24, 25)에 저장된 데이터는 소자(50)의 레지스터들(21, 20, 19, 18)로 각각 전송된다.
따라서, 본 발명의 직렬 인터페이스 회로는 하나의 소자의 쉬프트레지스터에 의해서 데이터가 쉬프트되고 남은 빈 공간을 이용하여 다른 소자로부터 전송되어 온 데이터를 저장하기 때문에 별도의 레지스터가 필요없게 된다.
따라서, 본 발명의 직렬 인터페이스 회로는 직렬로 송수신하고자 하는 데이터가 많더라도 하드웨어의 크기를 증가함이 없이 데이터를 전송할 수 있다.

Claims (1)

  1. 복수개의 제1데이타를 저장하기 위한 복수개의 제1레지스터들; 인에이블신호에 응답하여 상기 복수개의 제1레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력하기 위한 복수개의 제1쉬프트 레지스터들; 클럭신호에 응답하여 상기 복수개의 제1쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터들을 저장하기 위한 복수개의 제2레지스터들; 복수개의 제2데이타를 저장하기 위한 복수개의 제3레지스터들; 상기 인에이블 신호에 응답하여 상기 복수개의 제2레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력되는 직렬 데이터를 제1라인을 통하여 상기 제1쉬프트 레지스터에 저장하고, 상기 복수개의 제1쉬프트 레지스터들로부터 쉬프트되어 출력되는 직렬 데이터를 제2라인을 통하여 저장하기위한 복수개의 제2쉬프트 레지스터들; 및 상기 클럭신호에 응답하여 상기 복수개의 제2쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터를 저장하기 위한 복수개의 제4레지스터들을 구비한 것을 특징으로 하는 직렬 인터페이스 회로.
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