KR970049664A - 직렬 인터페이스 회로 - Google Patents

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KR970049664A
KR970049664A KR1019950047580A KR19950047580A KR970049664A KR 970049664 A KR970049664 A KR 970049664A KR 1019950047580 A KR1019950047580 A KR 1019950047580A KR 19950047580 A KR19950047580 A KR 19950047580A KR 970049664 A KR970049664 A KR 970049664A
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김광호
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • GPHYSICS
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    • G06F5/06Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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Abstract

본 발명은 직렬 인터페이스 회로를 공개한다. 그 회로는 복수개의 제1데이타를 저장하기 위한 복수개의 제1레지스터들, 인에이블신호에 응답하여 상기 복수개의 제1레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력하기 위한 복수개의 제1쉬프트 레지스터들, 클럭신호에 응답하여 상기 복수개의 제1쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터들을 저장하기 위한 복수개의 제2레지스터들, 복수개의 제2데이타를 저장하기 위한 복수개의 제3레지스터들, 상기 인에이블 신호에 응답하여 상기 복수개의 제2레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력되는 직렬 데이터를 제1라인을 통하여 상기 제1쉬프트 레지스터에 저장하고, 상기 복수개의 제1쉬프트 레지스터들로부터 쉬프트되어 출력되는 직렬 데이터를 제2라인을 통하여 저장하기 위한 복수개의 제2쉬프트 레지스터들, 및 상기 클럭신호에 응답하여 상기 복수개의 제2쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터를 저장하기 위한 복수개의 제4레지스터들로 구성되어 있다. 따라서, 직렬로 송수신하고자 하는 데이터가 많더라도 하드웨어의 크기를 증가함이 없이 데이터를 전송할 수 있다.

Description

직렬 인터페이스 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 직렬 인터페이스 회로를 나타내는 것이다.

Claims (1)

  1. 복수개의 제1데이타를 저장하기 위한 복수개의 제1레지스터들; 인에이블신호에 응답하여 상기 복수개의 제1레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력하기 위한 복수개의 제1쉬프트 레지스터들; 클럭신호에 응답하여 상기 복수개의 제1쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터들을 저장하기 위한 복수개의 제2레지스터들; 복수개의 제2데이타를 저장하기 위한 복수개의 제3레지스터들; 상기 인에이블 신호에 응답하여 상기 복수개의 제2레지스터들로부터의 데이터들을 입력하고 직렬로 쉬프트하여 출력되는 직렬 데이터를 제1라인을 통하여 상기 제1쉬프트 레지스터에 저장하고, 상기 복수개의 제1쉬프트 레지스터들로부터 쉬프트되어 출력되는 직렬 데이터를 제2라인을 통하여 저장하기위한 복수개의 제2쉬프트 레지스터들; 및 상기 클럭신호에 응답하여 상기 복수개의 제2쉬프트 레지스터들로부터 병렬로 쉬프트되는 데이터를 저장하기 위한 복수개의 제4레지스터들을 구비한 것을 특징으로 하는 직렬 인터페이스 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950047580A 1995-12-07 1995-12-07 직렬 인터페이스 회로 KR0159220B1 (ko)

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