KR970012125A - 쉬프트 레지스터와 가산기를 이용한 고정 승산기회로 - Google Patents

Abstract

본 발명은 클럭지연회로를 추가하여 쉬프트 레지스터의 플립플롭으로 입력되는 클럭입력신호에 시간지연을 주어 쉬프트 레지스터가 일정 시간 지연된 각각의 다른 접점에서 같은 값을 저장하여 접점의 수만큼 승산할 수 있는 고정승산기회로에 관한 것인바, 그 특징적인 구성으로는 쉬프트 레지스터의 각각의 플립플롭으로 입력되는 클럭입력신호에 시간지연을 주기 위한 클럭지연수단과, 상기 클럭지연수단에서 출력되는 클럭지연신호를 이용하여 병렬입력신호에 대해 일정시간 지연된 각각의 다른 접점에서 같은 값은 저장하여 접점의 수만큼의 승산이 가능한 쉬프트 레지스터수단과, 상기 쉬프트 레지스터의 각각의 출력신호에 동기를 맞추기 위한 동기수단과, 상기 동기수단의 각 출력신호를 모두 합산하는 가산수단으로 구성함에 있다.

Description

쉬프트 레지스터와 가산기를 이용한 고정 승산기회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 다른 쉬프트 레지스터와 가산기를 이용한 고정승산기회로의 블럭도,

제3도는 제2도의 일실시예를 보인 블럭회로도,

제4도는 제3도의 지연회로의 내부 구성을 보인 블럭 회로도.

Claims (3)

1. 쉬프트 레지스터의 각각의 플립플롭으로 입력되는 클럭입력신호에 시간지연을 주기 위한 클럭지연수단과, 상기 클럭지연수단에서 출력되는 클럭지연신호를 이용하여 병렬입력신호에 대해 일정시간 지연된 각각의 다른 접점에서 같은 값을 저장하여 접점의 수만큼의 승산이 가능한 쉬프트 레지스터수단과, 상기 쉬프트 레지스터의 각각의 출력신호에 동기를 맞추기 위한 동기수단과, 상기 동기수단의 각 출력신호를 모두 합산하는 가산수단으로 구성함을 특징으로 하는 쉬프트 레지스터와 가산기를 이용한 고정 승산기회로.
2. 제1항에 있어서, 상기 클럭지연수단은 클럭입력신호에 대하여 직렬로 연결되어 선택입력신호에 따라 클럭입력신호를 지정된 시간만큼 지연시키거나 단순하게 전달시키기 위한 다수의 지연회로와, 클럭입력신호를 반전시키기 위한 반전회로로 구성함을 특징으로 하는 쉬프트 레지스터와 가산기를 이용한 고정 승산기회로.
3. 제2항에 있어서, 상기 지연회로는 클럭입력신호에 대하여 직렬로 연결된 다수의 지연 버퍼와, 상기 클럭입력신호를 제1입력단자로 연결하고 상기 다수의 지연 버퍼를 통과하여 일정한 시간동안 지연된 클럭지연신호를 제2입력단자로 연결하여 선택입력단자의 입력신호에 따라 상기 두 입력단자를 선택적으로 출력단자로 내보내는 셀렉터로 구성함을 특징으로 하는 쉬프트 레지스터와 가산기를 이용한 고정 승산기회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.