KR920022677A - 주파수 체배기 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 주파수 체배기의 특정 실시예의 구성을 도시한 회로도,
제6도는 제5도의 실시예에서, 출력 클럭 신호의 듀티비가 정상 동작시 50%일때 신호의 진행 과정을 도시한 타이밍도,
제7도는 제5도의 실시예에서 각 지연 시간이 짧아져서 출력 클럭 신호가 금지될때 각 신호의 진행 과정을 도시한 타이밍도.
Claims (5)
- 입력 신호와 제1 지연 회로를 통해 입력 클럭 신호를 지연시킴으로써 얻어지는 클럭 신호에 의해 체배된 주파수의 출력 클럭 신호를 발생시키기 위한 주파수 체배기에 있어서, 제1 지연 회로에 캐스케이드된 최소한 1개의 지연 회로, 인입되는 입력 클럭 신호 및 캐스케이드된 지연 회로의 출력 회로와 함께 외부 조건의 변화에 따라 상기 지연 회로의 시간이 어떻게 변하는지를 감시함으로써 상기 출력 클럭 신호의 듀티비가 선정된 범위를 초과할 때 신호를 출력하기 위한 감시 수단, 및 상기 감시 수단의 상기 신호가 인입될때 상기 출력 클럭 신호를 금지시키기 위한 금지수단을 포함하는 것을 특징으로 하는 주파수 채배기.
- 제1항에 있어서, 상기 제1지연 회로가 제2 및 제3지연회로에 연속적으로 캐스케이드되고, 상기 감시수단이 상기 제3 지연 회로의 출력의 상승이 상기 입력 클럭 신호의 하강보다 빠르게 될때 신호를 출력하기 위한 제1감시 수단 및 상기 제2지연 회로의 출력의 상승이 상기 입력 클럭 신호의 하강보다 더 오래 지연될때 신호를 출력하기 위한 제2감시 수단을 포함하는 것을 특징으로 하는 주파수 채배기.
- 제1항에 있어서, 상기 제1 지연 회로가 제4지연 회로에 캐스케이드되고, 상기 감시 수단이 제4 지연 회로의 출력의 상승이 상기 입력 클럭 신호의 하강보다 빠르게 될때 또는 상기 입력 클럭 신호의 상승보다 더 오래 지연될 때 신호를 출력하는 것을 특징으로 하는 주파수 체배기.
- 제2항에 있어서, 상기 제1, 제2 및 제3지연 회로의 지연 시간이 각각 TD1, TD2및 TD3이라고 가정할때 상기 출력 클럭 신호의 듀티비 D의 허용 범위가 TD1/TD2>D>TD1/TD3의 범위 내에 있는 것을 특징으로 하는 주파수 체배기.
- 제3항에 있어서, 상기 제1 및 제4 지연 회로의 시간이 각각 TD1및 TD4라고 가정할 때, 상기 출력 클럭 신호의 듀티비 D의 허용 범위가 2TD1/TD4>D>TD1/TD4의 범위 내에 있는 것을 특징으로 하는 주파수 체배기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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