KR970019562A - 디지탈 복합 영상 기기의 입출력 클럭 주파수 제어회로 - Google Patents

디지탈 복합 영상 기기의 입출력 클럭 주파수 제어회로 Download PDF

Info

Publication number
KR970019562A
KR970019562A KR1019950029344A KR19950029344A KR970019562A KR 970019562 A KR970019562 A KR 970019562A KR 1019950029344 A KR1019950029344 A KR 1019950029344A KR 19950029344 A KR19950029344 A KR 19950029344A KR 970019562 A KR970019562 A KR 970019562A
Authority
KR
South Korea
Prior art keywords
clock
output
input
input terminal
frequency control
Prior art date
Application number
KR1019950029344A
Other languages
English (en)
Other versions
KR0164524B1 (ko
Inventor
방삼룡
송문식
김정철
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950029344A priority Critical patent/KR0164524B1/ko
Publication of KR970019562A publication Critical patent/KR970019562A/ko
Application granted granted Critical
Publication of KR0164524B1 publication Critical patent/KR0164524B1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733Controllable logic circuits
    • H03K19/1737Controllable logic circuits using multiplexers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Picture Signal Circuits (AREA)
  • Studio Circuits (AREA)

Abstract

본 발명은 제1입력 단자에 인가된 클럭을 설정치로 체배하는 체배회로에서 출력된 클럭과 제2입력 단자에 인가된 클럭을 논리 합하여 출력하는 제1조합부와, 제2입력 단자에 인가된 클럭을 설정치로 분주하는 분주 회로에서 출력된 클럭과 제1입력단자에 인가된 클럭을 논리 합하여 출력하는 제2조합부와, 상기 제2조합부에서 출력되는 클럭과 체배회로에서 체배된 클럭을 멀티 플렉싱하여 출력하는 멀티 플렉서로 이루어져, 외부에서 공급되는 복수 개의 클럭과 내부에서 출력되는 클럭을 이용하여 디지털 비디오 클럭 주파수와 동일한 클럭을 텔레비전의 비디오 인코더에 공급하므로 하나의 텔레비전을 이용하여 서로 다른 디지털 비디오 클럭을 가진 시스템에서 출력되는 디지털 비디오 신호를 입력으로 하여 재생할 수 있는 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로에 관한 것이다.

Description

디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 디지털 복합 영상기기의 입출력 클럭 주파수 제어회로를 나타낸 도면.

Claims (2)

  1. 제1입력 단자에 인가된 클럭을 설정치로 체베하는 체배회로에서 출력된 클럭과 제2입력 단자에 인가된 클럭을 논리 합하여 출력하는 제1조합부와, 상기 제2입력단자에 인가된 클럭을 설정치로 분주하는 분주 회로에서 출력된 클럭과 제1입력단자에 인가된 클럭을 논리 합하여 출력하는 제2조합부와, 상기 제2조합부에서 출력되는 클럭과 체배회로에서 체배된 클럭을 멀티 플렉싱하여 출력하는 멀티 플렉서로 이루어진 것을 특징으로 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로.
  2. 제1항에 있어서, 상기 제1조합부는 제1입력 단자에 인가된 클럭과 내부 클럭 발생부에서 출력되는 클럭을 설정치로 체배하는 체배회로에서 출력된 클럭과 제2입력 단자에 인가된 클럭을 입력으로 하여 조합하는 오아 게이트로 구성된 것을 특징으로 하는 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950029344A 1995-09-07 1995-09-07 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로 KR0164524B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950029344A KR0164524B1 (ko) 1995-09-07 1995-09-07 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950029344A KR0164524B1 (ko) 1995-09-07 1995-09-07 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로

Publications (2)

Publication Number Publication Date
KR970019562A true KR970019562A (ko) 1997-04-30
KR0164524B1 KR0164524B1 (ko) 1999-03-20

Family

ID=19426341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950029344A KR0164524B1 (ko) 1995-09-07 1995-09-07 디지털 복합 영상 기기의 입출력 클럭 주파수 제어회로

Country Status (1)

Country Link
KR (1) KR0164524B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572862B1 (ko) * 2003-12-01 2006-04-24 엘지전자 주식회사 제1 및 제2기기로 구성된 복합기기의 클럭공급장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100466501B1 (ko) * 2002-07-24 2005-01-15 (주)네오와인 영상 신호처리 asic의 비디오 디코더 인터페이스 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572862B1 (ko) * 2003-12-01 2006-04-24 엘지전자 주식회사 제1 및 제2기기로 구성된 복합기기의 클럭공급장치

Also Published As

Publication number Publication date
KR0164524B1 (ko) 1999-03-20

Similar Documents

Publication Publication Date Title
KR860002870A (ko) 집적회로 장치
KR910017757A (ko) 매트릭스 스위치 장치
KR910017809A (ko) 디지탈 신호 프로세서
KR920022677A (ko) 주파수 체배기
KR970024572A (ko) 캐스케이드형 지연 스테이지를 갖는 클록 재설정 장치
KR970019562A (ko) 디지탈 복합 영상 기기의 입출력 클럭 주파수 제어회로
KR920001439A (ko) 음량 제어 회로
KR920011254A (ko) 디지탈 비디오 신호 처리 장치
KR950010615A (ko) 광폭 텔레비젼 수상기의 화면생성 장치
KR970076821A (ko) 래치회로
KR890015244A (ko) 디지탈 클립회로
KR860009419A (ko) 집적 전자 다중 회로
KR860008687A (ko) 지속기간-감지 디지탈 신호 게이트
SU1172045A1 (ru) Устройство дл формировани биимпульсного сигнала
KR930024292A (ko) 시프트레지스터를 이용한 입력회로
JPS55163908A (en) Digital tone control circuit
KR930022716A (ko) 파형 발생 회로
KR970078429A (ko) 클럭 스피드 더블링을 이용한 공유 데이타 경로의 유한 임펄스 필터
KR880014469A (ko) 비트순차 신호 스케일링 장치
KR960043489A (ko) 디지탈 보간 필터
KR960027475A (ko) 동기 및 루프스위칭회로
KR970056146A (ko) 시스템 클럭 분배 장치
KR970031815A (ko) 동기신호의 입력 극성 제어 회로
KR970004740A (ko) 피디피 티브이의 데이타 재배열을 위한 로드 클럭 생성기
KR970019079A (ko) 클럭버퍼(Clock Buffer)회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060830

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee