JPS62258519A - 分周器 - Google Patents
分周器Info
- Publication number
- JPS62258519A JPS62258519A JP10242986A JP10242986A JPS62258519A JP S62258519 A JPS62258519 A JP S62258519A JP 10242986 A JP10242986 A JP 10242986A JP 10242986 A JP10242986 A JP 10242986A JP S62258519 A JPS62258519 A JP S62258519A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- flip
- flop
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 2
- 235000007119 Ananas comosus Nutrition 0.000 description 1
- 244000099147 Ananas comosus Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分周器に関する。
一般に、分周器はマイクロコンピュータなどのクロック
信号を分周するために不可欠なものであるO 従来の分周器は、第3図に示すように、クロック信号を
分周比に相補する段数を有するフリップフロラ14で計
畝することによシ、所望の分局比に分周された出力パル
スを得ている。
信号を分周するために不可欠なものであるO 従来の分周器は、第3図に示すように、クロック信号を
分周比に相補する段数を有するフリップフロラ14で計
畝することによシ、所望の分局比に分周された出力パル
スを得ている。
上述した従来の分周器は1分局比に相補する段数の7リ
ツプフロツプで構成されるカウンタ回路を用いているの
で1分局されたパルス1g号の衝撃係認が固定されると
いう欠点かめる。−不発明の目的は、衝撃係数が可変で
きる分周器を提供することにるる。
ツプフロツプで構成されるカウンタ回路を用いているの
で1分局されたパルス1g号の衝撃係認が固定されると
いう欠点かめる。−不発明の目的は、衝撃係数が可変で
きる分周器を提供することにるる。
本発明の分周器は、N(N≧2の整a)ビットのパイナ
!78!1lJa1信号のそれぞれのビットで制御され
るへ個のセレクタから成る百号切侠回路と、クロック信
号を入力としそれぞれの出力を前記16号切換回路に供
給するN段のJKフリップフロップから成る同期型カウ
ンタと、該同期型カウンタを同期させかつ前記信号切換
回路と同期型カウンタとの出力を入力として前記バイナ
リ制御信号に対応した衝撃係数を有するパルス信号を出
力する同期回路とを含んで構成てれる。
!78!1lJa1信号のそれぞれのビットで制御され
るへ個のセレクタから成る百号切侠回路と、クロック信
号を入力としそれぞれの出力を前記16号切換回路に供
給するN段のJKフリップフロップから成る同期型カウ
ンタと、該同期型カウンタを同期させかつ前記信号切換
回路と同期型カウンタとの出力を入力として前記バイナ
リ制御信号に対応した衝撃係数を有するパルス信号を出
力する同期回路とを含んで構成てれる。
次に1本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一大施例のブロック図である。
第1図に示す実施が1は、クロック信号CLを入力とし
4段のJK型フリップ70ツブ11〜14で構成される
同期型カウンタ1と、4ビツトのバイナリ制御信号HI
の各ピッ)a−dそれぞれで切換制御され、それぞれが
7リヴプ70ツブ114個のセレクタ21〜24から成
る信号切換回路2と、プリップフロップ11〜14の出
力Qts(=h、Qs及びQ4の否定積をとるNAND
回路31と、セレクタ21〜24の出力の否定槓をとる
Wの回路32と、NAND回路31及び32の論理積を
とるAND回路33と、NAND回路31の出力全タロ
ツク1g号CLで遅煤嘔せたリセット信号で7リツプ7
0ツブ11〜14にリセットするラッチ34と、AへD
回路33の出力をクロック信号CLで遅延させた分周器
れたパルス信号UtJTを出力するラッチ35とを備え
る同期回路3とを含む。
4段のJK型フリップ70ツブ11〜14で構成される
同期型カウンタ1と、4ビツトのバイナリ制御信号HI
の各ピッ)a−dそれぞれで切換制御され、それぞれが
7リヴプ70ツブ114個のセレクタ21〜24から成
る信号切換回路2と、プリップフロップ11〜14の出
力Qts(=h、Qs及びQ4の否定積をとるNAND
回路31と、セレクタ21〜24の出力の否定槓をとる
Wの回路32と、NAND回路31及び32の論理積を
とるAND回路33と、NAND回路31の出力全タロ
ツク1g号CLで遅煤嘔せたリセット信号で7リツプ7
0ツブ11〜14にリセットするラッチ34と、AへD
回路33の出力をクロック信号CLで遅延させた分周器
れたパルス信号UtJTを出力するラッチ35とを備え
る同期回路3とを含む。
但し、第1図に示す来fJl!1例は、バイナリ制御信
号ぐ」 Blf14ビットとしたN4でデユーティ比を8:6と
する場合である。
号ぐ」 Blf14ビットとしたN4でデユーティ比を8:6と
する場合である。
以下に、第1図に示す実施例のm作について第2図を参
照して説明する。
照して説明する。
第2図は第1図に示す実施例の動作を説明するためのタ
イム図である。
イム図である。
初段の7リツプフロツプ11は入力されるクロック信号
CLを1/2分周し、2段目のフリップフロップ12は
7リツプ70タグ11の出力Qlをクロック信号として
l/2分周するというように、順次入力されるクロック
信号を1/2分周することを繰返し、リセット後クロッ
ク信号CLの14クロツクごとに7リツプフロツプ11
〜14はリセットされる。
CLを1/2分周し、2段目のフリップフロップ12は
7リツプ70タグ11の出力Qlをクロック信号として
l/2分周するというように、順次入力されるクロック
信号を1/2分周することを繰返し、リセット後クロッ
ク信号CLの14クロツクごとに7リツプフロツプ11
〜14はリセットされる。
又、リセット後タロツク信号CLの8クロツクによって
、信号切換回路2の出力の否足槓をとるNANL)La
1M 32 (D出力カf x−テ4 比8 : 6
CL”8 ”を作る。
、信号切換回路2の出力の否足槓をとるNANL)La
1M 32 (D出力カf x−テ4 比8 : 6
CL”8 ”を作る。
従って、バイナリ制御信号BIを[o、o、u、iJか
らrl、l、0.OJ に変化することにより1分周
され之パルス1ぎ号(J[JTのデユーティ比を1:1
3から13:1まで可変できる。
らrl、l、0.OJ に変化することにより1分周
され之パルス1ぎ号(J[JTのデユーティ比を1:1
3から13:1まで可変できる。
以上説明したように本発明の分周器は、信号切換回路′
Jt追加することによシ、クロック信号から分周される
パルス信号の衝撃係数t−幅広く設定できるという効果
がある。
Jt追加することによシ、クロック信号から分周される
パルス信号の衝撃係数t−幅広く設定できるという効果
がある。
第1図は不発明の一渠施例のブロック図、第2図は第1
図に示す実施例の動作を説明する友めのタイム図、第3
図は従来の分周器の一例のブロック図である。 1・・・・・・同期型カワツタ、2・・・・・・信号切
換回路、3・・・・・・同期回路、11〜14・・・・
・・フリップフロフ:l;’、21〜24・・・・・・
セレクタ、31.32・山・・・・・NANDAND回
路3・・・・・・AND回路、34,35・・・・・・
ラッチ、BI・・・・・・バイナリ制御信号、CL・・
・・・・クロック信号。
図に示す実施例の動作を説明する友めのタイム図、第3
図は従来の分周器の一例のブロック図である。 1・・・・・・同期型カワツタ、2・・・・・・信号切
換回路、3・・・・・・同期回路、11〜14・・・・
・・フリップフロフ:l;’、21〜24・・・・・・
セレクタ、31.32・山・・・・・NANDAND回
路3・・・・・・AND回路、34,35・・・・・・
ラッチ、BI・・・・・・バイナリ制御信号、CL・・
・・・・クロック信号。
Claims (1)
- N(N≧2の整数)ビットのバイナリ制御信号のそれぞ
れのビットで制御されるN個のセレクタから成る信号切
換回路と、クロック信号を入力としそれぞれの出力を前
記信号切換回路に供給するN段のJKフリップフロップ
から成る同期型カウンタと、該同期型カウンタを同期さ
せかつ前記信号切換回路と同期型カウンタとの出力を入
力として前記バイナリ制御信号に対応した衝撃係数を有
するパルス信号を出力する同期回路とを含むことを特徴
とする分周器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10242986A JPS62258519A (ja) | 1986-05-02 | 1986-05-02 | 分周器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10242986A JPS62258519A (ja) | 1986-05-02 | 1986-05-02 | 分周器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62258519A true JPS62258519A (ja) | 1987-11-11 |
Family
ID=14327220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10242986A Pending JPS62258519A (ja) | 1986-05-02 | 1986-05-02 | 分周器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62258519A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009165064A (ja) * | 2008-01-10 | 2009-07-23 | Nec Corp | 分周回路及び分周方法 |
-
1986
- 1986-05-02 JP JP10242986A patent/JPS62258519A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009165064A (ja) * | 2008-01-10 | 2009-07-23 | Nec Corp | 分周回路及び分周方法 |
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