KR20000042463A - 반도체 메모리 소자의 입력 데이터 저장회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 입력 데이터 저장회로에 관한 것으로, 보다 상세하게는 입력 패드에 들어온 입력 데이터를 바로 최종단의 래치 회로에 순차적으로 저장한 후 한꺼번에 출력하도록 구현하여 전체 데이터의 흐름을 줄임으로써 칩의 크기를 줄이고 불필요한 신호를 제거시킨 반도체 메모리 소자의 입력 데이터(Data) 저장회로에 관한 것이다.
이를 구현하기 위한 본 발명에 의한 반도체 메모리 소자의 입력 데이터 저장회로는, 적어도 입력 패드로 들어오는 시리얼 데이터를 입력하는 입력버퍼회로를 포함하는 반도체 메모리 소자에 있어서, 클럭 신호, 펄스 신호, 리셋 신호를 각각 입력으로 하여 상기 리셋 신호가 제 1논리를 가지고 클럭 신호가 토글링할 때 상기 펄스 신호가 다음 각 클럭 신호에 맞춰서 각각의 쉬프터된 다수개의 펄스 신호를 출력하는 펄스 쉬트터 수단과, 상기 펄스 쉬프터 수단에서 출력되는 상기 펄스 신호를 각각 입력으로 하고 상기 펄스 신호가 제 2논리를 가질 때 상기 입력버퍼회로에서 출력된 입력 데이터를 그 자신으로 받아들여 저장하는 다수개의 래치 수단을 구비하여 이루어진 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 입력 데이터(Data) 저장회로에 관한 것으로, 보다 상세하게는 입력 패드(PAD)에 들어온 입력 데이터를 바로 최종단의 래치(Latch) 회로에 순차적으로 저장한 후 한꺼번에 출력하도록 구현하여 전체 데이터의 흐름(Flow)을 줄임으로써 칩(Chip)의 크기를 줄이고 불필요한 신호를 제거시킨 반도체 메모리 소자의 입력 데이터(Data) 저장회로에 관한 것이다.
본 발명은 데이터(Data)를 시리얼(Serial)하게 받아 패러럴(Parallel)하게 저장하는 방식을 사용하는 모든 반도체 메모리 소자에 적용 할 수 있으며, 특히 램버스(RAMBUS) 디램(DRAM) 등에 활용할 수 있다.
도 1은 패드에 들어온 입력 데이터를 여러 개의 래치회로를 사용하여 병렬 로 저장한 후 이를 순차적으로 최종단의 래치회로에 저장하는 종래의 방법을 나타낸 블록도이다.
종래 기술은 도시된 바와 같이, 패드(PAD)를 통해 수신된 각 데이터가 클럭(Clock)에 의해 생성된 제어 신호에 의해 동기되어 각 래치 블록들을 순차적으로 통과하여 래치(Latch)되고, 이어서 내부 컨트롤 신호 'Wrt0' 및 'Wrt0b' 신호에 의해서 2 클럭(Clock) 뒤에 제 6래치 회로(30, 30')에 2비트(Bit) 데이터가 저장되고, 다음 2 클럭(Clock)에 의해서 다음 2비트의 데이터가 래치 블록에 저장하며 최종단의 제 6래치 회로(30,30')에는 제어 신호 'Wrt4' 및 'Wrt4b' 신호에 의해서 4비트(Bit)가 각각 최종단의 제 6래치 회로(30,30')에 저장된다.
그러나, 이와 같이 구성된 종래의 반도체 메모리 소자의 입력 데이터(Data) 저장회로에 있어서는,입력 패드(PAD)를 통해 수신된 데이터가 많은 래치 회로를 통해 복잡한 데이터 경로를 거쳐 순차적으로 병렬로 저장함으로써 긴 데이터 경로와 불필요한 내부 제어 신호를 생성하여 사용하고 있다. 이는 처음 들어온 데이터가 긴 데이터 경로를 통해 입력이 됨으로 주위의 노이즈(Noise)에 노출이 되는 문제점이 있었다.
이에, 본 발명은 상기 문제점을 해결하기 위하여 창안된 것으로, 그 목적으로 하는 바는 입력 패드(PAD)에 들어온 입력 데이터를 바로 최종단의 래치(Latch) 회로에 순차적으로 저장한 후 한꺼번에 출력하도록 구현하여 전체 데이터의 흐름(Flow)을 줄임으로써 칩(Chip)의 크기를 줄이고 불필요한 신호를 제거시킨 반도체 메모리 소자의 입력 데이터(Data) 저장회로를 제공하는데 있다.
도 1은 패드에 들어온 입력 데이터를 여러 개의 래치회로를 사용하여 병렬 로 저장한 후 이를 순차적으로 최종단의 래치회로에 저장하는 종래의 방법을 나타낸 블록도
도 2는 패드에 들어온 입력 데이터를 바로 최종단의 래치회로에 순차적으로 저장한 후 한꺼번에 출력하도록 구성된 본 발명에 의한 반도체 메모리 소자의 입력 데이터 저장회로의 블록도
도 3은 본 발명에서 사용된 펄스 쉬프터 회로의 구성도
도 4는 본 발명에서 사용된 펄스 쉬프터부의 회로도
도 5는 본 발명에 의한 동작 타이밍도
< 도면의 주요부분에 대한 부호의 설명 >
10 : 입력버퍼회로 12 : 클럭신호 입력버퍼회로
14, 16 : 라이트제어신호 입력버퍼회로
20∼30 : 래치 회로 40∼46 : 래치핀
50∼56 : 마지막 래치회로 70 : 펄스 쉬프터 회로
72∼78 : 제1 내지 제4 펄스 쉬프터부
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자의 입력 데이터(Data) 저장회로는,
적어도 입력 패드로 들어오는 시리얼 데이터를 입력하는 입력버퍼회로를 포함하는 반도체 메모리 소자에 있어서,
클럭 신호, 펄스 신호, 리셋 신호를 각각 입력으로 하여 상기 리셋 신호가 제 1논리를 가지고 클럭 신호가 토글링할 때 상기 펄스 신호가 다음 각 클럭 신호에 맞춰서 각각의 쉬프터된 다수개의 펄스 신호를 출력하는 펄스 쉬트터 수단과,
상기 펄스 쉬프터 수단에서 출력되는 상기 펄스 신호를 각각 입력으로 하고 상기 펄스 신호가 제 2논리를 가질 때 상기 입력버퍼회로에서 출력된 입력 데이터를 그 자신으로 받아들여 저장하는 다수개의 래치 수단을 구비하여 이루어진 것을 특징으로 한다.
여기서, 상기 제 1논리 및 제 2논리는 모두 "하이" 상태이다. 그리고, 상기 펄스 쉬프터 수단은 상기 래치 수단의 수 만큼의 쉬프터 회로부를 구비하고 있는 것이 바람직하다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 패드에 들어온 입력 데이터를 바로 최종단의 래치회로에 순차적으로 저장한 후 한꺼번에 출력하도록 구성된 본 발명에 의한 반도체 메모리 소자의 입력 데이터 저장회로의 블록도이다.
여기서, 부호 10은 입력 패드(PAD)로 들어오는 시리얼(Serial) 데이터를 받아들여 버퍼링하는 수신버퍼회로이다. 그리고, 부호 50 내지 56은 최종단의 래치 회로들이고, 부호 70은 본 발명에서 구현한 펄스(Pulse) 쉬프터(Shifter) 회로이다. 상기 펄스 쉬프터 회로(70)는 클럭(Clk) 신호, 펄스(Pulse) 신호, 리셋(Reset) 신호를 각각 입력으로 하여 상기 클럭 신호가 토글링할 때 각 클럭 신호에 맞춰서 각각의 쉬프터된 펄스 신호 Dat1, Dat2, Dat3, Dat4를 상기 래치 회로(50∼56)로 각각 출력한다. 이때 래치 회로들(50∼56)은 상기 펄스 쉬프터 회로(70)의 출력 신호인 Dat1, Dat2, Dat3, Dat4 신호가 "1(High)"일 때 상기 수신버퍼회로(10)로부터의 입력 데이터를 받아들여 저장하게 된다.
도 3은 본 발명에서 사용된 펄스 쉬프터 회로(70)의 구성도이고, 도 4는 상기 펄스 쉬프터 회로(70)에서 사용된 펄스 쉬프터부(72∼78)의 회로도이고, 도 5는 본 발명에 의한 동작 타이밍도이다.
도시된 바와 같이, 상기 펄스 쉬프터 회로(70)는 제 1 내지 제 4 펄스 쉬프터부(70∼78)로 구성되며, 상기 제 1 내지 제 4 펄스 쉬프터부(70∼78)는 도 4에 도시된 회로의 구성을 각각 갖는다.
도 4에 의하면, 상기 펄스 쉬프터부의 회로는 클럭 신호(Clk)에 의해 각각 반대로 동작되는 제 1 및 제 2 전달 게이트(TG1, TG2)와, 상기 제 1 및 제 2 전달 게이트(TG1, TG2) 사이에 접속되며 1개의 단위 셀 역할을 하는 병렬로 구성된 2개의 인버터(G2,G3)와, 상기 제 1 전달 게이트(TG1)와 상기 인버터(G2,G3)의 입력단 사이의 노드 전위를 리셋(Reset) 신호에 의해 접지로 바이패스 시키는 NMOS 스위칭 소자(NM)와, 상기 제 2 전달 게이트(TG2)의 출력 신호를 반전시켜 출력 단자(Out) 로 내보내는 인버터(G4)로 구성된다.
상기 구성에 의하면, 본 발명은 칩(Chip)에서 처음 데이터를 수신할 때 리셋(reset)에 의해 펄스 쉬프터 회로(70)가 모두 "0(Zero)"이 되고, 클럭이 토글링(Toggling)할 때 펄스 신호가 다음 각 클럭 신호에 맞춰서 펄스가 각각의 "Dat1", "Dat2", "Dat3" "Dat4" 노드로 쉬프터(Shifter)하게 된다.
각각의 "Dat" 신호들이 "1"이 될 때 각각의 최종 래치(Latch) 회로(50∼56)는 상기 수신버퍼회로(10)를 통해 들어오는 데이터들을 받아서 저장하게 된다. 결국 패러럴(Parallel) 데이터가 모두 모이게 되면 최종 데이터는 코어(Core)로 한꺼번에 전달하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 소자의 입력 데이터 저장회로에 의하면, 입력 패드(PAD)에 들어온 입력 데이터를 바로 최종단의 래치(Latch) 회로에 순차적으로 저장한 후 한꺼번에 출력하도록 구현하여 전체 데이터의 흐름(Flow)을 줄임으로써 칩(Chip) 크기를 줄이고 불필요한 신호를 제거시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 적어도 입력 패드로 들어오는 시리얼 데이터를 입력하는 입력버퍼회로를 포함하는 반도체 메모리 소자에 있어서,클럭 신호, 펄스 신호, 리셋 신호를 각각 입력으로 하여 상기 리셋 신호가 제 1논리를 가지고 클럭 신호가 토글링할 때 상기 펄스 신호가 다음 각 클럭 신호에 맞춰서 각각의 쉬프터된 다수개의 펄스 신호를 출력하는 펄스 쉬트터 수단과,상기 펄스 쉬프터 수단에서 출력되는 상기 펄스 신호를 각각 입력으로 하고 상기 펄스 신호가 제 2논리를 가질 때 상기 입력버퍼회로에서 출력된 입력 데이터를 그 자신으로 받아들여 저장하는 다수개의 래치 수단을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리 소자의 입력 데이터 저장회로.
- 제 1항에 있어서,상기 제 1논리 및 제 2논리는 모두 "하이"인 것을 특징으로 하는 반도체 메모리 소자의 입력 데이터 저장회로.
- 제 1항에 있어서,상기 펄스 쉬프터 수단은 상기 래치 수단의 수 만큼의 쉬프터 회로부를 구비하고 있는 것을 특징으로 하는 반도체 메모리 소자의 입력 데이터 저장회로.
- 제 3항에 있어서,상기 쉬프터 회로부는,상기 클럭 신호에 의해 각각 반대로 동작되는 제 1 및 제 2 전달 게이트와, 상기 제 1 및 제 2 전달 게이트 사이에 접속되며 1개의 단위 셀 역할을 하는 병렬로 구성된 2개의 인버터와, 상기 제 1 전달 게이트와 상기 인버터의 입력단 사이의 노드 전위를 리셋 신호에 의해 접지로 바이패스 시키는 NMOS 스위칭 소자와, 상기 제 2 전달 게이트의 출력 신호를 반전시켜 출력 단자로 내보내는 인버터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 입력 데이터 저장회로.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980058630A KR100337203B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체메모리소자의입력데이터저장회로 |
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| KR1019980058630A KR100337203B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체메모리소자의입력데이터저장회로 |
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|---|---|
| KR20000042463A true KR20000042463A (ko) | 2000-07-15 |
| KR100337203B1 KR100337203B1 (ko) | 2002-11-23 |
Family
ID=19565710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980058630A KR100337203B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체메모리소자의입력데이터저장회로 |
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| KR (1) | KR100337203B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546189B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 데이타 입출력 장치 |
-
1998
- 1998-12-24 KR KR1019980058630A patent/KR100337203B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546189B1 (ko) * | 1998-12-31 | 2006-05-17 | 주식회사 하이닉스반도체 | 데이타 입출력 장치 |
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| KR100337203B1 (ko) | 2002-11-23 |
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