KR19980037416A

KR19980037416A - 반도체 메모리 장치

Info

Publication number: KR19980037416A
Application number: KR1019960056164A
Authority: KR
Inventors: 한정혜
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-21
Filing date: 1996-11-21
Publication date: 1998-08-05

Abstract

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 메모리 셀의 데이터가 비선택될 경우 비트라인이 플로팅되는 것을 방지하기 위한 멀티플렉서의 인버터들을 제거한 후 각 비트라인과 멀티플렉서 사이에 인버터들을 구현함으로써 고집적화를 실현하기 위한 반도체 장치에 관한 것으로써, 본 발명은 1비트를 저장하기 위한 복수개의 메모리 셀들로 이루어진 셀 어레이와; 외부로부터 인가되는 제어신호들에 응답하여, 상기 메모리 셀들 중 선택된 메모리 셀에/로 저장된/하기 위한 데이터를 출력/입력하기 위한 복수개의 선택수단들로 이루어진 멀티플렉서와; 상기 멀티플렉서를 통해 상기 메모리 셀들이 선택되지 않았을 경우 저장된 데이터를 래치하기 위해, 대응되는 상기 각 메모리 셀과 상기 각 선택수단 사이에 각각 연결된 복수개의 래치부로 이루어진 래치블럭으로 이루어졌다.

Description

반도체 메모리 장치(semiconductor memory device)

본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 전체적인 구성 소자수를 줄임으로써 집적도를 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.

도 1에는 1 비트 메모리 셀을 보여주는 회로도가 도시되어 있다.

도 1에 도시된 메모리 셀은 ASIC 중 특히 게이트 어레이용 RAM(random access memory)에서 사용되는 1 비트 메모리 셀이다. 메모리 셀(memory cell)은 제 1 및 제 2 전달 게이트들(T1, T2), 래치된 인버터들(1, 2)로 구성된 저장수단(10), 반전수단(3), 그리고 전달 트랜지스터(4)로 구성되어 있다. 상기 제 1 전달 게이트(T1)는 외부로부터 인가되는 제어신호들(WR, WRN)에 응답하여 상기 저장수단(10)으로 데이터(D)를 전달하며, 이때 상기 제 2 전달 게이트(T2)는 디세이블되어 있다. 그리고, 상기 제 2 전달 게이트(T2)가 상기 제어신호들(WR, WRN)에 의해 인에이블되면 상기 제 1 전달 게이트(T1)는 디세이블된다. 상기 전달 트랜지스터(4)는 외부로부터 인가되는 제어신호(G)에 응답하여 상기 저장수단(10)으로부터 출력된 데이터(Q)를 출력한다. 이때, 메모리 셀의 출력(Q)은 입출력버퍼(미도시된)를 통해 출력된다. 타이밍 또는 레이아웃을 고려하여 워드 라인 또는 비트 라인을 줄이기 위해 멀티플렉서(multiplexer)를 사용할 수 있다. 상기 멀티플렉서를 사용할 경우 메모리 셀의 출력(Q)은 먼저, 외부로부터 인가되는 제어신호들의 조합에 의해 상기 멀티플렉서를 통과한 후 입출력버퍼로 전달된다.

도 2에는 종래의 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.

도 2를 참조하면, 종래 기술에 따른 반도체 장치는 1 비트를 저장하기 위한 1 비트 메모리 셀들(MC)로 이루어진 셀 어레이(100), 외부로/로부터 데이터를/가 전달하는/되는 입출력버퍼(미도시된), 그리고 입력되는 다수의 선택신호들(y0, y1)에 응답하여 상기 다수의 메모리 셀들(MC) 중 어느 하나의 메모리 셀을 선택하기 위한 멀티플렉서(200)로 구성되어 있다. 상기 셀 어레이(100)의 각 메모리 셀(MC)은 제 1 및 제 2 전달 게이트들(T1, T2), 래치된 인버터들(1, 2)로 구성된 저장수단(10), 반전수단(3), 그리고 전달 트랜지스터(4)로 구성되어 있다. 상기 제 1 전달 게이트(T1)는 외부로부터 인가되는 제어신호들(WR, WRN)에 응답하여 상기 저장수단(10)으로 데이터(D)를 전달하며, 이때 상기 제 2 전달 게이트(T2)는 디세이블되어 있다. 그리고, 상기 제 2 전달 게이트(T2)가 상기 제어신호들(WR, WRN)에 의해 인에이블되면 상기 제 1 전달 게이트(T1)는 디세이블된다. 상기 전달 트랜지스터(4)는 외부로부터 인가되는 제어신호(G)에 응답하여 상기 저장수단(10)으로부터 출력된 데이터(Q)를 출력한다. 이때, 메모리 셀의 출력(Q)은 입출력버퍼(미도시된)를 통해 출력된다.

상기 멀티플렉서(200)는 외부로부터 인가되는 선택신호들(y0, y1)에 각각 응답하여 대응되는 상기 메모리 셀(MC)로부터 출력되는 데이터를 입출력버퍼로 출력하기 위해 상기 셀 어레이(100)의 메모리 셀들(MC)에 각각 대응되는 복수개의 선택수단들(210)로 구성되어 있다. 상기 각 선택수단(210)은 복수개의 전달 게이트들(T3 - T5)과 래치수단(220) 및 상기 래치수단(220)으로 일정한 전압을 공급하기 위한 풀업수단(240)으로 이루어졌다. 상기 각 래치수단(220)은 상기 멀티플렉서(200)에서 메모리 셀(MC)의 데이터를 출력버퍼로 전달되지 않도록 즉, 셀 어레이(100)의 메모리 셀들이 선택되지 않았을 경우 각 비트 라인이 플로팅되는 것을 방지하기 위해 저장된 데이터를 래치하기 위한 것이다. 그리고, 상기 멀티플렉서(200)와 상기 출력버퍼 사이에 연결된 인버터(9) 및 트랜지스터들(10, 11)로 구성된 구동수단(250)은 선택된 데이터가 논리 '하이' 상태일 때 약한(weak) '하이'의 신호를 강한(strong) '하이'의 데이터로 드라이브하기 위한 것이다.

그러나, 상술한 바와같은 종래 반도체 메모리 장치에 의하면, 실제 풀업(약한 하이 레벨을 강한 하이 레벨로 만들어주는 것)이 필요한 데이터에 비해 풀업하기 위한 수단이 더 많이 존재함으로써 전체적인 트랜지스터의 수가 늘어 반도체 메모리 장치의 사이즈를 더 크게 하는 문제점이 생겼다. 즉, 메모리 셀의 경우 1비트를 위한 블록의 트랜지스터 수가 매우 중요하기 때문에 비트 수가 늘어남에 따라 동일 블록을 반복하게 되므로 1블록의 증가는 비트 수만큼 늘어나게 된다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 메모리 셀의 데이터가 비선택될 경우 비트라인이 플로팅되는 것을 방지하기 위한 멀티플렉서의 래치수단들을 제거한 후 각 비트라인과 멀티플렉서 사이에 래치수단들을 구현함으로써 고집적화를 실현할 수 있는 반도체 메모리 장치를 제공하는데 있다.

도 1은 1비트 메모리 셀을 보여주는 회로도;

도 2는 종래의 반도체 메모리 장치의 구성을 보여주는 블록도;

도 3은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도,

*도면의 주요 부분에 대한 부호 설명

200 : 멀티플레서210 : 선택수단

220, 310 : 래치수단240, 320 : 풀업수단

300 : 래치블럭

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 1비트를 저장하기 위한 복수개의 메모리 셀들로 이루어진 셀 어레이와; 외부로부터 인가되는 제어신호들에 응답하여, 상기 메모리 셀들 중 선택된 메모리 셀에/로 저장된/하기 위한 데이터를 출력/입력하기 위한 복수개의 선택수단들로 이루어진 멀티플렉서와; 상기 멀티플렉서를 통해 상기 메모리 셀들이 선택되지 않았을 경우 저장된 데이터를 래치하기 위해, 대응되는 상기 각 메모리 셀과 상기 각 선택수단 사이에 각각 연결된 복수개의 래치부로 이루어진 래치블럭을 포함한다.

이 실시예에 있어서, 상기 각 래치부는 대응되는 상기 메모리 셀로부터 출력된 데이터를 래치하기 위한 래치수단과; 상기 래치수단으로 일정 전압을 전달하기 위한 풀업수단으로 구성된다.

이 실시예에 있어서, 상기 래치수단은 대응되는 상기 각 메모리 셀과 상기 각 선택수단 사이에 연결된 인버터와; 상기 인버터의 출력단자에 게이트 단자가 연결되며, 접속점과 대응되는 상기 메모리 셀의 출력단자 사이에 채널이 연결된 제 1 NMOS 트랜지스터로 구성된다.

이 실시예에 있어서, 상기 풀업수단은 전원전압이 인가되는 전원단자와 상기 접속점 사이에 채널이 연결되며, 접지전압이 인가되는 접지단자 사이에 게이트 단자가 연결된 제 2 NMOS 트랜지스터로 구성된다.

이와같은 장치에 의해서, 반도체 메모리 장치의 고집적화를 실현할 수 있게 되었다.

이하 본 발명의 실시예에 따른 참조도면 도 3에 의거하여 상세히 설명한다.

도 3에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.

본 발명에 따른 반도체 메모리 장치는 멀티플렉서(200)에서 메모리 셀(MC)에 저장된 데이터를 출력 버퍼로 전달하지 않고 상기 저장된 데이터를 래치하기 위한 래치수단(310)을 상기 멀티플렉서(200)의 각 선택수단(210)의 입력단에 접속하였다. 또한, 메모리 셀(MC)의 데이터를 입력하는 멀티플렉서(200)의 모든 입력단에 풀업기능을 갖는 트랜지스터(14)를 접속하였다. 따라서, 입출력 버퍼의 입력이 이미 강한 하이로 드라이브되어 있기 때문에 종래에 사용되었던 멀티플렉서(200)의 풀업수단이 더 이상 필요없게 되었다. 또한, 메모리 셀의 데이터가 인버팅되어 입력되므로 풀업수단을 갖는 인버터를 상기 멀티플렉서(200)의 출력단자에 사용하지 않아도 된다. 이로써, 전체적인 트랜지스터의 수를 줄일 수 있기 때문에 반도체 메모리 장치의 고집적화를 실현할 수 있게 되었다.

도 3에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.

도 3를 참조하면, 본 발명에 따른 반도체 메모리 장치는 셀 어레이(100), 멀티플렉서(200), 그리고 래치블록(300)으로 구성되어 있다. 상기 셀 어레이(100)는 1비트 데이터를 저장하기 위한 다수의 메모리 셀들(MC)로 구성되어 있다. 상기 각 메모리 셀(MC)은 제 1 및 제 2 전달 게이트들(T1, T2), 래치된 인버터들(1, 2)로 구성된 저장수단(10), 반전수단(3), 그리고 전달 트랜지스터(4)로 구성되어 있다. 상기 제 1 전달 게이트(T1)는 외부로부터 인가되는 제어신호들(WR, WRN)에 응답하여 상기 저장수단(10)으로 데이터(D)를 전달하며, 이때 상기 제 2 전달 게이트(T2)는 디세이블되어 있다. 그리고, 상기 제 2 전달 게이트(T2)가 상기 제어신호들(WR, WRN)에 의해 인에이블되면 상기 제 1 전달 게이트(T1)는 디세이블된다. 그리고 상기 전달 트랜지스터(4)는 외부로부터 인가되는 제어신호(G)에 응답하여 상기 저장수단(10)으로부터 출력된 데이터(Q)를 출력한다. 이때, 메모리 셀의 출력(Q)은 입출력버퍼(미도시된)를 통해 출력된다.

그리고, 상기 멀티플렉서(200)는 외부로부터 인가되는 제어신호들(y0, y1)에 응답하여, 상기 메모리 셀들 중 선택된 메모리 셀에/로 저장된/하기 위한 데이터를 출력/입력하기 위한 복수개의 선택수단들(210)로 이루어졌다. 상기 각 선택수단들(210)은 복수개의 전달 게이트들(T3 - T5)과 복수개의 인버터들(7, 8)로 이루어졌다. 상기 래치블록(300)은 상기 메모리 셀들(MC)과 각각 대응되는 비트 라인들과 상기 멀티플렉서(200) 사이에 연결된 복수개의 래치부(350)로 구성되어 있다. 상기 각 래치부(350)는 상기 멀티플렉서(200)에 의해 상기 메모리 셀(MC)의 데이터를 출력 버퍼로 전달되지 않는 즉, 메모리 셀(MC)이 선택되지 않았을 경우 각 비트 라인이 플로팅되는 것을 방지하기 위해 저장된 데이터를 래치하기 위한 것이다. 상기 각 래치부(350)는 대응되는 상기 메모리 셀(MC)로부터 출력된 데이터를 래치하기 위한 래치수단(210)과, 상기 래치수단(310)으로 일정 전압을 전달하기 위한 풀업수단(320)으로 구성되어 있다. 그리고, 상기 래치수단(310)은 인버터(12)와 PMOS 트랜지스터(14)로 구성되어 있다.

상기 인버터(12)는 대응되는 상기 각 메모리 셀과 상기 각 선택수단(210) 사이에 연결되어 있다. 상기 PMOS 트랜지스터(12)는 상기 인버터(12)의 출력단자에 게이트 단자가 연결되며, 접속점(N1)과 대응되는 상기 메모리 셀의 출력단자 사이에 채널이 연결되어 있다. 그리고, 상기 풀업수단(320)은 전원전압(VCC)이 인가되는 전원단자(IT1)와 상기 접속점(N1) 사이에 채널이 연결되며, 접지전압(VSS)이 인가되는 접지단자(IT2) 사이에 게이트 단자가 연결된 PMOS 트랜지스터(14)로 이루어졌다.

다시말해서, 상기 PMOS 트랜지스터(14)는 일정한 전압을 전달하기 위한 로드 트랜지스터로써의 역할을 한다. 그리고, 상기 PMOS 트랜지스터(13)와 상기 인버터(12)는 데이터를 래치하기 위한 래치로써 작용한다. 즉, 상기 비트 라인이 하이 레벨(high level)일 경우 인버터(12)의 출력단자는 로우 레벨(low level)로 천이되어 상기 PMOS 트랜지스터(13)가 턴-온된다. 이로써, 상기 비트 라인은 상기 PMOS 트랜지스터(14)를 통해 강한 하이 레벨로 드라이브되며, 상기 PMOS 트랜지스터(13)와 상기 인버터(12)를 통해 상기 비트 라인의 데이터가 래치된다. 이로써, 상기 멀티플렉서(200)를 통해 메모리 셀이 선택되지 않았을 경우, 상기 비트 라인이 플로팅(floating)되어 누설 전류가 흐르는 것을 방지할 수 있다.

상기한 바와같이, 메모리 셀의 데이터가 비선택될 경우 비트 라인이 플로팅되는 것을 방지하기 위한 멀티플렉서의 래치수단들을 제거한 후 이에 대응되는 각 비트 라인과 멀티플렉서의 각 선택수단 사이에 래치수단들을 구현함으로써 반도체 메모리 장치의 고집적화를 실현할 수 있게 되었다.

Claims

1비트를 저장하기 위한 복수개의 메모리 셀들(MC)로 이루어진 셀 어레이(100)와;

외부로부터 인가되는 제어신호들(y0, y1)에 응답하여, 상기 메모리 셀들(MC) 중 선택된 메모리 셀에/로 저장된/하기 위한 데이터를 출력/입력하기 위한 복수개의 선택수단들(210)로 이루어진 멀티플렉서(200)와;

상기 멀티플렉서(300)를 통해 상기 메모리 셀들(MC)이 선택되지 않았을 경우 저장된 데이터를 래치하기 위해, 대응되는 상기 각 메모리 셀(MC)과 상기 각 선택수단(210) 사이에 각각 연결된 복수개의 래치부(350)로 이루어진 래치블럭(300)을 포함한 반도체 메모리 장치.

제 1 항에 있어서,

상기 각 래치부(350)는 대응되는 상기 메모리 셀(MC)로부터 출력된 데이터를 래치하기 위한 래치수단(310)과; 상기 래치수단(310)으로 일정 전압을 전달하기 위한 풀업수단(320)으로 구성된 반도체 메모리 장치.

제 2 항에 있어서,

상기 래치수단(310)은 대응되는 상기 각 메모리 셀(MC)과 상기 각 선택수단(210) 사이에 연결된 인버터(12)와; 상기 인버터(12)의 출력단자에 게이트 단자가 연결되며, 접속점(N1)과 대응되는 상기 메모리 셀(MC)의 출력단자 사이에 채널이 연결된 제 1 PMOS 트랜지스터(13)로 구성된 반도체 메모리 장치.

제 2 항에 있어서,

상기 풀업수단(320)은 전원전압(VCC)이 인가되는 전원단자(IT1)와 상기 접속점(N1) 사이에 채널이 연결되며, 접지전압(VSS)이 인가되는 접지단자(IT2) 사이에 게이트 단자가 연결된 제 2 PMOS 트랜지스터(14)로 구성된 반도체 메모리 장치.