KR970024606A - 모드 설정용 입력 회로 - Google Patents

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KR970024606A
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기요시 후꾸시마
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가네꼬 히사시
닛폰 덴키주식회사
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Abstract

불필요한 전류 소비없이 충분히 안정된 간단한 구성을 갖는 모드 설정용 입력 회로를 제공하기 위하여, 모드 설정 단자(I1)의 상태에 따라 제어 신호 (MODE OUT)를 출력하는 본 발명의 입력 회로는, 논리 LOW의 제어 신호(MODE OUT)를 출력하도록 리셋 신호(RES)의 상승 에지에서 리셋되고, 상기 리셋 신호(RES)의 지연(RESD)의 하강 에지에서 모드 설정 단자(I1)의 논리를 래치하여, 래치된 모드 설정 단자(I1)의 상기 논리의 반전 논리를 출력하도록 유지하는 래치 수단(100)과, 제어 신호(MODE OUT)_이 논리 LOW에 의해 모드 설정 단자(I1)가 개방 게이트 상태로 유지될 때 모드 설정단자(I1)를 논리 HIGH 또는 논리 LOW로 풀 업 또는 풀 다운하기 위해 ON 상태가 되며, 제어 신호(MODE OUT)의 논리 HIGH에 의해 게이트된 모드 설정 단자(I1)를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-업 또는 풀 다운 수단(P1)을 구비한다.

Description

모드 설정용 입력 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 모드 설정용 입력 회로의 실시예를 설명하는 회로도,
도2는 본 발명의 또다른 실시예를 설명하는 회로도.

Claims (6)

  1. 제어 신호를 출력하는 입력 회로로서, 그 모드 설정용 단자(I1)가 논리 LOW에 있을 때 논리 HIGH의 제어 신호(MODE OUT)를 출력하고, 그 모드 설정 단자(I1)가 개방된 상태로 유지될 때, 논리 LOW의 제어 신호(MODE OUT)를 출력하는, 상기 입력회로에 있어서 : 논리 LOW의 제어 신호(MODE OUT)릍 출력하도록 리셋 신호(RES)의 상승 에지에서 리셋되고, 상기 리셋 신호(RES)의 지연 신호(RESD)의 하강 에지에서 모드 실정 단자(I1)의 논리를 래치하여, 래치된 모드 설정 단자(I1)의 상기 논리의 반전 논리를 출력하도록 유지하는 래치 수단(100) : 및 제어 신호(MODE OUT)의 논리 LOW에 의해 모드 설정 단자(I1)가 개방 게이트 상태로 유지될 때 모드 설정 단자(I1)를 논리 HIGH로 풀 업하기 위해 ON 상태가 되며, 제어 신호(MODE OUT)의 논리 HIGH에 의해 게이트된 모드 설정 단자(I1)를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-업 수단(p1)을 구비하는 것을 특징으로 하는 입력 회로.
  2. 제1항에 있어서, 상기 래치 수단(100)은 : 제1및제2입력 단자를 갖는 NOR 게이트(101)로서, 상기 제1입력단자와 상기 리셋 신호(RES)가 공급되는 상기 제2입력 단자로 논리 전달되는 NOR 논리를 갖는 제어 신호(MODE OUT)를 출력하는, 상기 NOR 게이트 (101)과 ; 모드 설정 단자(I1)와 상기 NOR 게이트(101)의 상기 제1입력 단자사이에 연결된 제1nMOS 트랜지스터 (Nl)과 ; 제어신호(MODE OUT)의 반전된 논리를 출력하는 제1 인버터(102)와 ; 상기 제1인버터 (102)의 출력을 상기 NOR 게이트(101)의 상기 제1입력 단자사이에 연결하는 제2nMOS트랜지스터(N2)와 ; 상기 제1nMOS 트랜지스터(Nl)을 게이트하는 상기 리셋 신호(RES)의 상기 지연된 신호(RESD)를 출력하는 지연 회로(103) ; 및 상기 제2nMOS 트랜지스터(N2)를 게이트하도록 상기 지연된 신호(RESD)의 반전된 논리를 출력하는 제2인버터(104)를 구비하는 것을 특징으로 하는 입력 회로.
  3. 제1항에 있어서, 상기 풀-업 수단(P1)은 모드 설정 수단(I1)을 전원 전위(VDD)에 연결하도록 제어 신호(MODE OUT)에 의해 게이트되는 pMOS트랜지스터(P1)를 구비하는 것을 특징으로 하는 입력 회로.
  4. 제어 신호를 출력하는 입력 회로로서, 그 모드 설정용 단자(I1)가 논리 LOW에 있을 때 논리 HIGH의 저에 신호(MODE OUT)를 출력하고, 그 모드 설정 단자(I1)가 개방된 상태로 유지될 때, 논리 LOW의 제어 신호(MODE OUT)를 출력하는, 상기 입력 회로에 있어서 ; 논리 LOW의 제어 신호(MODE OUT)를 출력하도록 리셋 신호(RES)의 상승 에지에서 리셋되고, 상기 리셋 신호(RES)의 지연 신호(RESD)의 하강 에지에서 모드 설정 단자(I1)의 논리를 래치하여, 래치된 모드 설정 단자(I1)의 상기 논리와 동일한 논리를 출력하도록 유지하는 래치 수단(200) ; 및 제어 신호(MODE OUT)의 논리 LOW에 의해 모드 설정 단자(I1)가 개방 게이트 상태로 유지될 때 모드 설정 단자(I1)를 논리 LOW로 풀 다운하기 위해 ON 상태가 되며, 제어 신호(MODE OUT)의 논리 HIGH에 의해 게이트된 모드 설정 단자(I1)를 통하여 흐르는 전류를 단절하기 위해 OFF 상태가 되는 풀-다운 수단(N3)을 구비하는 것을 특징으로 하는 입력 회로.
  5. 제4항에 있어서, 상기 래치 수단(200)은 : 제l및 제2입력 단자를 갖는 NOR 게이트(101)로서, 상기 제1입력 단자와 상기 리셋 신호(RES)가 공급되는 상기 제2입력 단자로 논리 전달되는 NOR 논리를 갖는 제어 신호(MODE OUT)를 출력하는, 상기 NOR 게이트(101)과 ; 모드 설정 단자(I1)의 반전된 논리를 상기 NOR 게이트(101)의 상기 제1입력 단자에 연결하는 제1nMOS 트랜지스터(Nl)과 ; 제어 신호(MODE OUT)의 반전된 논리를 출력하는 제1인버터(102)와 ; 상기 제1인버터(102)의 출력을 상기 NOR 게이트(101)의 상기 제1입력 단자사이에 연결하는 제2nMOS 트랜지스터(N2)와 ; 상기 제1nMOS 트랜지스터ㅏ(Nl)을 게이트하는 상기 리셋 신호(RRES)의 상기 지연된 신호(RESD)를 출력하는 지연 회로(103)와 ; 상기 제2nMOS 트랜지스터(N2)를 게이트하도록 상기 지연된 신호 (RESD)의 반전된 논리를 출력하는 제2인버터(104) ; 및 모드 설정 단자(I1)의 상기 반전된 논리간 출력하는 제3인버터(105)를 구비하는 것을 특징으로 하는 입력 회로.
  6. 제4항에 있어서, 상기 풀-다운 수단(N3)은 모드 설정 수단(I1)을 접지 전원에 연결하도록 제어 신호(MODE OUT)의 반전된 논리에 의해 게이트되는 nMOS 트랜지스터 (N3)를 구비하는 것을 특징으로 하는 입력 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960049880A 1995-10-25 1996-10-25 모드 설정용 입력 회로 KR100210557B1 (ko)

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