KR100241909B1 - 광전송시스템의 컴포지트 클럭 발생기 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야: 메인시스템의 기준클럭에 서브시스템을 동기화시키는 기술에 관한 것이다.

나. 발명이 해결하려고 하는 기술적 과제: 소정 바이트클럭 및 비트클럭의 위상이 변경하는 경우에도 정상적으로 서브시스템을 메인시스템의 기준클럭에 동기화시킬 수 있는 컴포지트클럭 발생기를 구현한다.

다. 발명의 해결방법의 요지: 본 발명은 다수의 서브시스템과 하나의 메인시스템으로 이루어지는 통신시스템의 컴포지트클럭 발생기는; 상기 메인시스템으로부터 제공되는 기준클럭에 입력하여 카운트 동작을 수행하는 제1카운터와, 상기 제1카운터의 카운트 캐리값에 응답하여 카운트 동작을 수행하는 제2카운터와, 상기 제2카운터의 카운트 캐리값에 응답하여 카운트 동작을 수행하는 제3카운터와, 상기 제1카운터의 카운트 출력값과 상기 제2카운터의 카운트 출력값을 논리곱 연산하는 제1논리곱 게이트와, 상기 제2카운터의 카운트 캐리값과 상기 논리곱 게이트의 출력을 이용하여 바이트클럭을 생성하는 바이트 생성부와, 상기 제3카운터의 카운트 캐리값과 상기 논리곱 게이트의 출력을 이용하여 비트클럭을 생성하는 비트 생성부와, 상기 제3카운터의 카운트 캐리값을 소정 지연시킨 후 상기 제3카운터의 카운트 캐리값에 따라 플립플롭하여 출력하는 D플립플롭과, 상기 비트클럭과 상기 D플립플롭의 출력을 논리곱 연산하고, 또한 상기 비트클럭과 상기 D플립플롭의 인버팅 출력을 논리곱 연산한 후 이들 논리곱 연산결과를 컴포지트 클럭으로 발생하는 제2 및 제3논리곱 게이트를 포함한다.

라. 발명의 중요한 용도: 광전송 시스템.

Description

광전송시스템의 컴포지트 클럭 발생기{COMPOSITE CLOCK GENERATOR IN A SYNCHROUS TRANSMISSION SYSTEM}

본 발명은 광전송시스템에서 메인시스템에 서브시스템을 동기화시키는 회로에 관한 것으로, 특히 메인시스템의 기준클럭에 서브시스템이 동기될 수 있도록 하는 컴포지트클럭을 발생하는 컴포지트클럭 발생기에 관한 것이다.

일반적으로 하나의 메인시스템과 다수의 서브시스템으로 이루어지는 통신시스템(대표적인 예로 광전송시스템)에서 각 서브시스템을 메인시스템의 기준클럭 (reference clock)에 동기화시키는 방법은 도 1에 도시된 바와 같이 크게 세가지의 방법으로 대별된다. 첫째 방법은 메인시스템 100으로부터 제공되는 내부클럭 INT를 서브시스템 200이 제공받아 동기를 맞추는 방법이다. 둘째 방법은 메인시스템 100과 서브시스템 200이 동일한 클럭발생기로부터 발생되는 외부 클럭 EXT를 제공받아 동기를 맞추는 방법이다. 이때 외부 클럭 EXT는 두 시스템간의 동기만을 고려한 클럭이다. 셋째 방법은 메인시스템 110과 서브시스템 200이 동일한 클럭발생기로부터 발생되는 외부 컴포지트클럭(composite clock) EXTCOM을 제공받아 동기를 맞추는 방법이다. 이때 외부 컴포지트클럭 EXTCOM은 전술한 외부 클럭 EXT과 동일하게 두 시스템간의 동기를 위한 것이다. 그러나 이 외부 컴포지트클럭 EXTCOM은 두 시스템간의 동기를 알려줄 뿐만 아니라 특정비트의 위치도 알려주는 역할을 한다는데 차이가 있다.

한편 본 발명이 적용되는 동기화 방법, 즉 다수의 서브시스템을 하나의 메인시스템의 기준클럭에 동기화시키는 방법은 도 2에 도시된 바와 같은 구조로 이루어진다. 도 2를 참조하면, 메인시스템 100은 자체적으로 외부 컴포지트클럭 EXTCOM을 발생하며, 이 발생된 외부 컴포지트클럭 EXTCOM을 서브시스템 200으로 전달하여 서브시스템 200이 메인시스템 100의 기준클럭에 동기화되도록 한다. 이러한 구조를 위한 종래 기술에 따른 외부 컴포지트클럭 발생기에 대한 구체적인 회로가 도 3에 도시되어 있다.

도 3을 참조하면, 종래 기술에 따른 외부 컴포지트클럭 발생기는 소정 발진신호 OSC를 입력하여 위상동기된 신호 C5376을 출력하는 위상동기루프(PLL: Phase Locked Loop) 210과, 상기 신호 C5376을 입력하여 비트클럭 BICLK과 바이트클럭 BYCLK을 생성하는 비트/바이트클럭 생성부 230과, 상기 비트클럭 BICLK과 바이트클럭 BYCLK을 입력하여 외부 클럭 CCTA,CCTB를 생성하는 외부 클럭생성부 250과, 상기 외부 클럭생성부 250에 의해 생성된 외부 클럭 CCTA,CCTB를 입력하여 차동증폭시킨 후 이 결과를 외부 컴포지트클럭 EXTCOM으로 출력하는 차동증폭기 270으로 이루어진다. 상기와 같이 이루어지는 외부 컴포지트클럭 발생기는 외부로부터 인가되는 컴포지트클럭을 입력하여 이와 동일한 클럭을 컴포지트클럭을 생성하여 어느 한 서브시스템으로 제공함으로써 서브시스템이 메인시스템의 기준클럭에 동기화되도록 한다. 그리고 상기 컴포지트클럭 발생기의 PLL 210으로 인가되는 발진신호는 외부로부터 인가되는 컴포지트클럭에서 바이올레이션(violation)이 검출된 신호에 해당한다. 여기서 바이올레이션이란 외부로부터 인가되는 컴포지트클럭이 ″로우″레벨에서 ″하이″레벨로 천이하는 상승에지 (Rising Edge)를 의미하는 것이다.

도 4는 도 3에 도시된 비트/바이트클럭 생성부 230 및 외부 클럭 생성부 250의 구성을 보다 상세하게 보여주는 도면이다. 도 4에서 D플립플롭 231,242,243과, 인버터 232와, 카운터 233,235,238과, 논리곱(AND)게이트 234,236,237과, 논리합 (OR)게이트 239와, J-K플립플롭 240,241은 비트/바이트클럭 생성부 230을 구성하며, 나머지의 구성요소들은 외부 클럭 생성부 250을 구성한다. 즉, 외부 클럭 생성부 250은 카운터 251과, 인버터 252와, J-K플립플롭 253과, 논리곱게이트 254,255로 이루어진다.

도 5는 도 4에 도시된 비트/바이트클럭 생성부 230 및 외부 클럭 생성부 250의 동작타이밍을 보여주는 도면이다.

전술한 도 2 내지 도 5를 참조하면, 종래 기술에 따른 외부 컴포지트클럭 발생기는 비트클럭 BICLK 및 바이트클럭 BYCLK를 이용하고 있으며, 바이트클럭 BYCLK의 라이징(rising)지점에서 바이올레이션(violation)이 발생할 수 있는 구조로 되어있다. 보다 구체적으로 말하면, 도 4에서 외부 클럭 생성부 250의 카운터 251은 자신의 PE단자(로드단자)와 C단자(클럭단자)로 각각 바이트클럭 BYCLK와, 비트클럭 BICLK를 입력하여 카운트동작을 수행하고, 그 카운트동작에 따른 결과값을 TC단자를 통해 출력한다. 이때 카운터 251의 TC단자를 통해 출력되는 신호의 위상은 바이올레이션 지점을 결정하는 요소이다.

그런데 이러한 카운터 251의 TC단자를 통해 출력되는 신호의 위상은 카운터 251의 PE단자 및 C단자로 각각 인가되는 바이트클럭 BYCLK 및 비트클럭 BICLK의 위상이 변경됨에 따라 변경되게 된다. 다시 말하면, 카운터 251의 PE단자 및 C단자로 각각 인가되는 바이트클럭 BYCLK 및 비트클럭 BICLK의 위상이 도 5의 (b)∼(d)에 도시된 바와 같이 변경됨에 따라 서브시스템을 메인시스템의 기준클럭에 동기화시키는 기능을 담당하는 외부 컴포지트클럭의 바이올레이션 지점이 변경된다. 이러한 바이트클럭 BYCLK 및 비트클럭 BICLK의 위상은 온도변화시나 시험환경에 따라 변경될 수 있다. 이에 따라 결과적으로 외부 컴포지트클럭 발생기는 서브시스템을 메인시스템의 기준클럭에 동기화시키는 동작을 정상적으로 수행하지 못하는 문제점이 발생한다. 즉, 종래기술에 따른 외부 컴포지트클럭 발생기는 카운터 251의 PE단자로 인가되는 신호(바이트클럭)가 C단자로 인가되는 신호(비트클럭)보다 뒤늦게 라이징에지를 가지는 경우나, PE단자로 인가되는 신호와 C단자로 인가되는 신호의 ″하이″상태가 동일한 시간동안 유지되기 때문에 PE단자가 로딩되지 않는 경우에는 이상(비정상)동작을 한다.

따라서 본 발명은 다수의 서브시스템을 메인시스템의 기준클럭에 동기화시키기 위한 외부 컴포지트클럭을 정상적으로 발생하는 광통신시스템의 컴포지트클럭 발생기를 제공함에 있다.

본 발명의 다른 목적은 다수의 서브시스템을 메인시스템의 기준클럭에 동기화시키기 위한 외부 컴포지트클럭을 소정 바이트클럭 및 비트클럭을 이용하여 발생할 시 이 바이트클럭 및 비트클럭의 위상이 변경하는 경우에도 상기 메인시스템의 기준클럭에 다수의 서브시스템을 동기화시킬 수 있는 외부 컴포지트클럭을 발생하는 광통신시스템의 컴포지트클럭 발생기를 제공함에 있다.

이러한 목적들을 달성하기 위한 본 발명은 다수의 서브시스템과 하나의 메인시스템으로 이루어지는 광통신시스템의 컴포지트클럭 발생기는; 상기 메인시스템으로부터 제공되는 기준클럭에 입력하여 카운트 동작을 수행하는 제1카운터와, 상기 제1카운터의 카운트 캐리값에 응답하여 카운트 동작을 수행하는 제2카운터와, 상기 제2카운터의 카운트 캐리값에 응답하여 카운트 동작을 수행하는 제3카운터와, 상기 제1카운터의 카운트 출력값과 상기 제2카운터의 카운트 출력값을 논리곱 연산하는 제1논리곱 게이트와, 상기 제2카운터의 카운트 캐리값과 상기 논리곱 게이트의 출력을 이용하여 바이트클럭을 생성하는 바이트 생성부와, 상기 제3카운터의 카운트 캐리값과 상기 논리곱 게이트의 출력을 이용하여 비트클럭을 생성하는 비트 생성부와, 상기 제3카운터의 카운트 캐리값을 소정 지연시킨 후 상기 제3카운터의 카운트 캐리값에 따라 플립플롭하여 출력하는 D플립플롭과, 상기 비트클럭과 상기 D플립플롭의 출력을 논리곱 연산하고, 또한 상기 비트클럭과 상기 D플립플롭의 인버팅 출력을 논리곱 연산한 후 이들 논리곱 연산결과를 컴포지트 클럭으로 발생하는 제2 및 제3논리곱 게이트를 포함한다.

도 1은 일반적으로 시스템의 기준클럭에 동기를 맞추는 방법을 보여주는 도면.

도 2는 본 발명이 적용되는 메인시스템과 서브시스템간의 동기를 맞추는 방법을 보여주는 도면.

도 3은 도 2에 도시된 방법의 구현을 위한 구체회로도.

도 4는 도 3에 도시된 종래 기술에 따른 비트/바이트클럭 생성부 및 외부 클럭 생성부의 구성을 보다 상세하게 보여주는 도면.

도 5는 도 4에 도시된 클럭 생성부의 동작타이밍을 보여주는 도면.

도 6은 도 3에 도시된 본 발명에 따른 비트/바이트클럭 생성부 및 외부 클럭 생성부의 구성을 보다 상세하게 보여주는 도면.

도 7은 도 6에 도시된 클럭 생성부의 동작타이밍을 보여주는 도면.

이하 본 발명의 바람직한 실시예의 상세한 설명을 첨부된 도면들을 참조하여 설명할 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라고 가능한 한 동일한 부호를 사용하고 있음에 유의하여야 한다. 또한 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으며, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 6은 본 발명에 따른 외부 컴포지트클럭 발생기, 즉 도 3에 도시된 바와 같은 구조를 가지는 외부 컴포지트클럭 발생기의 구성중 비트/바이트클럭 생성부 230 및 외부 클럭 생성부 250의 구성을 상세하게 보여주는 도면이다.

상기 도 6을 참조하면, 본 발명에 따른 외부 컴포지트클럭 발생기의 비트/바이트클럭 생성부 230은 도 4에 도시된 종래 기술에 따른 비트/바이트클럭 생성부와 동일하게 구성됨을 알 수 있다. 즉, 본 발명에 따른 비트/바이트클럭 생성부 230은 D플립플롭 231과, 인버터 232와, 카운터 233과, 논리곱게이트 234와, 카운터 235와, 논리곱게이트 236,237과, 카운터 238과, 논리합게이트 239와, J-K플립플롭 240,241과, D플립플롭 242,243으로 이루어진다.

이러한 본 발명에 따른 비트/바이트클럭 생성부 230의 비트/바이트클럭 생성동작은 도 7의 (a) 내지 (f)에 도시된 바와 같이 수행된다. 상기 비트/바이트클럭 생성부 230의 D플립플롭 231의 C단자로는 C5376신호가 인가되고, D단자로는 자신의 Q단자를 통한 출력이 인버터 232에 의해 반전된 후 인가된다. 카운터 233은 상기 E플립플롭 231의 Q단자를 통한 출력값에 따라 순차적으로 카운트동작을 수행하고, 카운터 235는 상기 카운터 233의 TC단자를 통해 캐리값이 출력되는 경우 카운트동작을 수행하고, 카운터 238은 상기 카운터 235의 TC단자를 통해 캐리값이 출력되는 경우 카운트동작을 수행한다. 이때 상기 C5376신호는 도 3의 PLL 210에 의해 위상동기되어 출력되는 신호로 통상 상기 PLL 210으로부터 8KHz의 발진신호 OSC가 인가되고, 상기 PLL 210은 상기 발진신호 OSC를 입력하여 5376KHz의 클럭을 추출하고 이를 C5376신호로 출력한다. 상기 카운터 233의 카운트 출력값 Q0-Q3들은 논리곱게이트 234에 의해 논리곱 연산된 후 3입력 논리곱게이트 237의 한 입력단자로 인가된다. 상기 논리곱게이트 237의 다른 한 입력단자로는 상기 카운터 235의 카운트 출력값들중 인버팅된 Q0의 값과, 나머지 카운트출력값들 Q1-Q3을 논리곱 연산하는 논리곱 게이트 236의 출력값이 인가된다. 상기 논리곱 게이트 237의 다른 한 입력단자로는 카운터 233의 TC단자를 통해 출력되는 카운트 캐리값이 입력된다. 상기 논리곱 게이트 237의 출력값은 J-K 플립플롭 240,241의 K단자로 입력되고, J-K 플립플롭 240,241 각각의 J단자로는 카운터 235의 TC단자를 통한 카운트 캐리값과 카운터 238의 TC단자를 통한 카운트 캐리값이 인가된다. 상기 J-K 플립플롭 240,241의 각 Q단자로부터 출력되는 신호는 D플립플롭 242 및 243으로 인가된다. 상기 D플립플롭 242 및 243은 각각 J-K 플립플롭 240,241의 출력을 D단자로 입력하고, C단자로 D플립플롭 231의 출력을 입력하여 바이트클럭 BYCLK 및 비트클럭 BICLK를 출력한다. 이렇게 출력되는 바이트클럭 BYCLK 및 비트클럭 BICLK는 도 7의 (e) 및 (f)에 도시된 바와 같다.

한편, 본 발명에 따른 외부 컴포지트클럭 발생기는 특징적으로 인버터 261과, 논리곱게이트 262∼264와, 논리합게이트 265와, 디플립플롭 266과, 논리곱게이트 267,268과, 디플립플롭 269,270을 포함하여 이루어지는 외부 클럭 생성부 250을 포함한다.

상기 도 6에서 외부 클럭 생성부 250의 인버터 261은 카운터 238의 TC단자를 통한 카운트 캐리출력을 인버팅시킨 후 이 인버팅결과를 논리곱게이트 262∼264의 한 입력단자로 인가한다. 3입력단자를 가지는 논리곱게이트 262는 다시 인버팅된 인버터 261의 출력을 두 입력단자로 인가받으며, 다른 한 입력단자로 D플립플롭 266의 Q단자를 통한 출력을 인가받는다. 3입력단자를 가지는 논리곱게이트 263은 인버터 261의 출력을 두 입력단자로 인가받으며, 다른 한 입력단자로 다시 인버팅된 D플립플롭 266의 Q단자를 통한 출력을 인가받는다. 2입력단자를 가지는 논리곱게이트 264는 한 입력단자로 인버터 261의 출력을 인가받으며, 다른 한 입력단자로 다시 인버팅된 인버터 261의 출력을 인가받는다. 논리합게이트 265는 상기 논리곱게이트 262∼264에 의해 논리곱연산된 각 출력을 인가받아 논리합연산한 후 그 논리합연산을 D플립플롭 266의 D단자로 인가한다. D플립플롭 266은 상기 D단자로는 논리합게이트 265의 출력을 인가받으며, CE단자로는 카운터 235의 TC단자를 통한 카운트 캐리출력을 인가받으며, C단자로는 D플립플롭 231의 Q단자를 통한 출력을 인가받는다. 2입력단자를 가지는 논리곱게이트 267은 한 입력단자로 D플립플롭 243의 Q단자를 통한 출력(비트클럭 BICLK)을 인가받고, 다른 한 입력단자로 인버팅된 D플립플롭 266의 Q단자를 통한 출력을 인가받아 논리곱연산한 후 출력한다. 2입력단자를 가지는 논리곱게이트 268은 한 입력단자로 D플립플롭 243의 Q단자를 통한 출력(비트클럭 BICLK)을 인가받고, 다른 한 입력단자로 D플립플롭 266의 Q단자를 통한 출력을 인가받아 논리곱연산한 후 출력한다. D플립플롭 269는 D단자로 상기 논리곱게이트 267의 연산결과를 인가받고, 이 인가되는 연산결과를 C단자로 인가되는 D플립플롭 231의 Q단자를 통한 출력에 대응시켜 Q단자로 출력한다. D플립플롭 270은 D단자로 상기 논리곱게이트 268의 연산결과를 인가받고, 이 인가되는 연산결과를 C단자로 인가되는 D플립플롭 231의 Q단자를 통한 출력에 대응시켜 Q단자로 출력한다. 상기 D플립플롭 269의 Q단자를 통한 출력은 CCTA신호로서 출력되고, D플립플롭 270의 Q단자를 통한 출력은 CCTB신호로서 출력된다. 이 CCTA신호 및 CCTB신호는 도 3에 도시된 차동증폭기 270의 두 입력신호로 인가되어 차동 증폭된 후 최종적으로 외부 컴포지트클럭 EXTCOM으로서 출력된다.

도 7은 도 6에 도시된 비트/바이트클럭 생성부 230 및 외부 클럭 생성부 250의 동작타이밍을 보여주는 도면이다.

다시 도 6을 참조하면, 본 발명에 따른 외부 클럭 생성부 250은 바이트클럭 BYCLK 및 비트클럭 BICLK의 위상변화가 있는 경우에도 외부 컴포지트클럭 EXTCOM의 위상변화가 없도록 하는 것을 특징으로 한다. 즉, 외부 클럭 생성부 250은 바이트클럭 BYCLK 및 비트클럭 BICLK의 위상변화가 있는 경우에도 바이올레이션 지점이 항상 같은 지점에서 점유되도록 한다.

이러한 동작이 가능한 것은 D플립플롭 266의 Q단자를 통한 출력을 외부 컴포지트클럭을 발생시키기 위한 발생원으로 사용하고 있으며, 이 인버터 261의 출력신호가 D플립플롭 266의 C단자로 인가되는 신호보다 라이징위치가 우선적으로 발생할 수 없기 때문이다. 왜냐하면, 비트/바이트클럭 생성부 230의 카운터 238의 TC단자를 통해 출력되는 카운트 캐리값이 인버터 261을 거친 후 논리곱 게이트들 262-264 및 논리곱 게이트 265에 의해 소정 시간 지연(Delay)된 후 D플립플롭 266의 D단자로 입력되지만, 반면에 D플립플롭 266의 C단자로 입력되는 신호는 비트/바이트클럭 생성부 230의 D플립플롭 231으로부터 출력된 후 바로 입력되는 신호이기 때문이다. 이에 따라 D플립플롭 266의 출력신호는 항상 같은 위치에서 출력된다.

그리고 항상 같은 위치에서 출력되는 D플립플롭 266의 Q단자를 통한 출력은 직접 논리곱게이트 268을 거쳐 D플립플롭 270의 D단자로 인가되고, 이와 동시에 인버팅된 후 논리곱게이트 267을 거쳐 D플립플롭 269의 D단자로 인가되며, D플립플롭 267,268의 C단자로는 비트클럭 BICLK가 인가되므로, 결과적으로 D플립플롭 269,270을 통한 출력신호인 CCTA,CCTB의 바이올레이션 위치는 항상 일정하게 점유된다.

이때 D플립플롭 269,270은 논리곱게이트 267,268로부터 출력되는 신호에 포함될 수 있는 글리치(glitch) 성분을 제거하는 기능을 담당한다. 도 7의 (k) 및 (l)은 각각 상기 도 7의 (i) 및 (j)에 도시된 바와 같이 논리곱 게이트 267 및 268의 출력에 포함된 글리치 성분이 제거되어 출력됨을 보여주고 있다.

상술한 바와 같이 본 발명은 비트클럭 및 바이트클럭을 이용하여 컴포지트클럭을 발생할 시 비트클럭 및 바이트클럭의 위상이 변경되더라도 컴포지트클럭의 바이올레이션 위치가 항상 같은 위치에서 점유되도록 하는 외부 컴포지트클럭 발생기를 제공한다. 그러므로 온도변화시나 시험환경이 변화함에 따라 비트클럭 및 바이트클럭의 위상이 변경되는 경우에도 서브시스템을 메인시스템의 기준클럭에 정확하게 동기를 맞출 수 있는 이점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (2)

1. 다수의 서브시스템과 하나의 메인시스템으로 이루어지는 통신시스템의 컴포지트클럭 발생기에 있어서,

   상기 메인시스템으로부터 제공되는 기준클럭에 입력하여 카운트 동작을 수행하는 제1카운터와,

   상기 제1카운터의 카운트 캐리값에 응답하여 카운트 동작을 수행하는 제2카운터와,

   상기 제2카운터의 카운트 캐리값에 응답하여 카운트 동작을 수행하는 제3카운터와,

   상기 제1카운터의 카운트 출력값과 상기 제2카운터의 카운트 출력값을 논리곱 연산하는 제1논리곱 게이트와,

   상기 제2카운터의 카운트 캐리값과 상기 논리곱 게이트의 출력을 이용하여 바이트클럭을 생성하는 바이트 생성부와,

   상기 제3카운터의 카운트 캐리값과 상기 논리곱 게이트의 출력을 이용하여 비트클럭을 생성하는 비트 생성부와,

   상기 제3카운터의 카운트 캐리값을 소정 지연시킨 후 상기 제3카운터의 카운트 캐리값에 따라 플립플롭하여 출력하는 D플립플롭과,

   상기 비트클럭과 상기 D플립플롭의 출력을 논리곱 연산하고, 또한 상기 비트클럭과 상기 D플립플롭의 인버팅 출력을 논리곱 연산한 후 이들 논리곱 연산결과를 컴포지트 클럭으로 발생하는 제2 및 제3논리곱 게이트를 포함함을 특징으로 하는 컴포지트클럭 발생기.
2. 제1항에 있어서, 상기 제2 및 상기 제3논리곱 게이트의 출력에 포함된 글리치성분을 제거하는 수단을 더 포함함을 특징으로 하는 컴포지트클럭 발생기.

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