KR101241742B1 - 방해파 제거 기능을 갖는 웨이크 업 수신기 및 이를 포함하는 송수신기 - Google Patents

방해파 제거 기능을 갖는 웨이크 업 수신기 및 이를 포함하는 송수신기 Download PDF

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Abstract

본 발명의 실시예에 따르면, 웨이크 업 신호의 변환된 디지털 신호에 대해 고주파 성분을 제거하는 저역 통과 필터를 포함하고, 상기 저역 통과 필터는, 상기 디지털 신호를 지연시켜 하나 이상의 지연 신호를 출력하는 딜레이 셀, 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 하나 이상의 지연 신호의 라이징 에지와 폴링 에지를 각각 검출하는 2 이상의 에지 검출기, 상기 에지 검출기에 의해 검출된 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 하나 이상의 지연 신호의 라이징 에지와 폴링 에지에 동기화하여, 상기 디지털 신호 및 상기 하나 이상의 지연 신호에 의해 정의되는 상태가 기 정의된 상태와 일치하는 지를 판단하는 하나 이상의 상태 머신을 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기가 제공된다.

Description

방해파 제거 기능을 갖는 웨이크 업 수신기 및 이를 포함하는 송수신기{WAKE-UP RECEIVER WITH FALSE WAKE-UP PREVENTIONS CIRCUIT AND TRANCEIVER COMPRISING THE SAME}
본 발명은 방해파 제거 기능을 갖는 웨이크 업 수신기 및 이를 포함하는 송수신기에 관한 것이다.
무선 센서 네트워크 등과 같이 배터리로 동작하는 송수신기가 적용된 통신 시스템의 경우, 단말기의 수명을 늘리기 위하여 웨이크 업(wake-up) 방식의 수신기를 포함하는 송수신기가 일반적으로 사용된다.
본 발명의 배경이 되는 기술은 대한민국 공개특허공보 제10-2010-0138076호(2010.12.31)에 개시되어 있다.
도 1은 통상적인 웨이크 업 기능을 갖는 송수신기의 구성을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 웨이크 업 기능을 갖는 송수신기(10)는 웨이크 업 수신기(11) 및 데이터 송수신기(12)를 포함한다.
웨이크 업 수신기(11)는 웨이크 업 신호를 검출해내고, 데이터 송수신기(12)는 실제 데이터를 송수신한다. 특정 시점에 웨이크 업 신호가 수신되면, 웨이크 업 수신기(11)가 이를 감지하여 데이터 송수신기(12)를 웨이크 업한다. 이에 따라 데이터 송수신기(12)는 데이터를 송수신할 수 있게 된다.
이러한 웨이크 업 방식에 있어서는, 전력 소모를 최소화하기 위한 방법들이 제안되어왔다. 그 중 하나가 특정 기준 주파수에 동기화되어 주기적으로 웨이크 업 회로를 동작시키는 방식이다. 그러나, 기본적으로 웨이크 업 수신기 자체의 전력 소모가 가장 중요한 요소인데, 이러한 웨이크 업 수신기 자체의 전력 소모를 감소시키기 위해 전력 소모가 적은 쇼트키 다이오드나 모스펫(MOSFET)을 이용한 수동 전력 검출기를 사용하였다. 그러나, 수동 전력 검출기는 통과 대역이 넓은 특성을 가지고 있기 때문에, 진폭변조를 갖는 방해파 신호가 존재하는 경우에는 오동작이 발생할 수 있다. 이러한 방해파로 인한 오동작은 불필요하게 단말기를 동작 상태로 변경시키므로, 웨이크 업 회로 자체의 전력 소모는 작아지더라도, 불필요한 전력 소모를 증가시키게 된다. 이는 배터리 수명의 단축을 초래하게 된다.
도 2는 통상적으로 사용되는 수동 전력 검출기가 적용된 웨이크 업 수신기 구조를 나타내는 블록도이다(참고자료: Kolinko, P.; Larson, L.E.;, "Passive RF Receiver Design for Wireless Sensor Networks," Microwave Symposium, 2007. IEEE/MTT-S International, vol., no., pp.567-570, 3-8 June 2007).
도 2를 참조하면, 웨이크 업 수신기(20)는, 안테나의 임피던스 정합과 방해파 신호를 제거하는 RF 필터(21), 진폭 변조된 RF 신호로부터 반송파를 제거하고 변조신호를 검출하고, 검출된 신호에서 고주파 성분과 RF 필터(21)에서 제거되지 못한 방해파 신호를 제거하는 베이스밴드 필터(23), 증폭기(24), 아날로그-디지털 컨버터(ADC)(25)를 포함한다.
이러한 웨이크 업 수신기(20)는 실제로 데이터를 송수신하는 데이터 수신기를 웨이크 업하기 위한 신호를 출력한다.
도 2에는 RF 필터(21)에 입력되기 전의 신호 및 수동 전력 검출기(22)의 출력 신호를 시간 도메인과 주파수 도메인에서 나타낸 그래프가 함께 도시되는데, 이를 참조하면, 수동 전력 검출기(22)는 진폭 변조된 RF 신호에서 반송파(fcarrier)를 제거하여 변조 신호(fmod)를 검출해낸다.
도 2를 참조하여, 진폭 변조된 RF 신호의 특성을 살펴보면, 시간 도메인에서는 반송파(fcarrier)가 진폭 변조 신호(fmod)에 따라 진폭이 변하는 특성을 가지며, 주파수 도메인에서는 반송파(fcarrier)의 주파수와의 관계에서 진폭 변조 신호(fmod)의 주파수만큼 차이를 갖는 주파수 성분을 갖는 특성을 지닌다. 이러한 진폭 변조 신호(fmod)가 수동 전력 검출기(22)를 통과하면 반송파(fcarrier)는 감쇄되고, 진폭 변조 신호(fmod)만 검출된다. 일반적으로 수동 전력 검출기(22)는 반송파(fcarrier)와는 거의 무관하게 진폭 변조 신호(fmod)를 검출해낸다.
이러한 구조에서는 협대역의 RF 필터(21)를 사용하여 광대역 특성을 갖는 수동 전력 검출기(22)가 방해파 신호에 반응하는 것을 효과적으로 방지할 수 있다. 그러나, 일반적으로 RF 필터(21)는 도 3에 도시되는 바와 같이 협대역 특성을 갖는 것이 매우 어렵기 때문에 수신하고자 하는 채널 신호(fcarrier1, fmod1)만을 선택하는 것이 거의 불가능하다. 따라서, 실제 수신하고자 하는 신호 근처에 진폭 변조를 갖는 신호(fmod2, fmod3)가 존재할 경우에는 수신하고자 하는 신호 외의 신호를 포함하는 모든 신호의 진폭 신호가 검출되어 베이스밴드로 나타나게 된다. 또한, RF 필터(21)의 경우, 전력 손실을 가지므로, 웨이크 업 감도 특성 또한 악화될 수 있다. 반면, 베이스밴드 필터(23)는 RF 필터(21)의 대역에 비해 낮은 주파수 대역을 가지므로 좋은 성능의 필터의 설계가 가능하다. 따라서, 효과적으로 방해파 신호의 제거가 가능해진다. 물론, 베이스밴드 필터(23)에 의해서도 반송파(fcarrier)가 다르나 변조 신호(fmod)의 주파수가 동일하면 방해파의 제거가 불가능해진다. 그러나, 변조 신호(fmod)의 주파수가 동일한 경우를 제외하고는 상당부분 제거가 가능하므로 방해파 신호의 영향을 상당부분 줄일 수 있다. 그러나, 베이스밴드 필터(23)의 경우, 대부분 OP 앰프를 이용한 능동 필터를 사용하므로 OP 앰프를 구성하기 위한 전력 소모의 증가가 야기된다. 한편, 베이스밴드 필터(23)를 아날로그-디지털 컨버터 후단에 디지털 회로로 구현할 수도 있는데, 이 경우에는 일반적으로 디지털 회로를 구동하기 위한 클록 발생 블록이 필요하게 되므로, 전력 소모의 증가 및 시스템의 복잡화를 야기한다.
본 발명은 상술한 종래 기술의 문제점을 모두 해결하는 것을 그 목적으로 한다.
본 발명은 큰 전력을 갖는 방해파에도 반응을 하지 않음으로써 전력 소모를 최소화할 수 있고, 수명이 향상된 웨이크 업 수신기를 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은, 레퍼런스 클록 없이도 동작하는 디지털 논리 회로로 웨이크 업 수신기를 구성함으로써, 대기 모드에서의 동작 전류를 최소화시키는 것이다.
한편, 본 발명의 또 다른 목적은, 간소화된 구성으로 웨이크 업 수신기를 구성하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 웨이크 업 신호의 변환된 디지털 신호에 대해 고주파 성분을 제거하는 저역 통과 필터를 포함하고, 상기 저역 통과 필터는, 상기 디지털 신호를 지연시켜 하나 이상의 지연 신호를 출력하는 딜레이 셀, 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 하나 이상의 지연 신호의 라이징 에지와 폴링 에지를 각각 검출하는 2 이상의 에지 검출기, 상기 에지 검출기에 의해 검출된 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 하나 이상의 지연 신호의 라이징 에지와 폴링 에지에 동기화하여, 상기 디지털 신호 및 상기 하나 이상의 지연 신호에 의해 정의되는 상태가 기 정의된 상태와 일치하는 지를 판단하는 하나 이상의 상태 머신을 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기가 제공된다.
상기 에지 검출기는 제1 내지 제4 에지 검출기로 구성되고, 상기 상태 머신은 제1 내지 제3 상태 머신으로 구성되며, 상기 딜레이 셀은, 상기 디지털 신호를 제1 내지 제3 지연 시간만큼 지연시켜, 제1 내지 제3 지연 신호를 출력하고, 상기 제1 에지 검출기는, 상기 디지털 신호의 라이징 에지와 폴링 에지를 검출하고, 상기 제2 내지 제4 에지 검출기는 각각 상기 제1 내지 제3 지연 신호의 라이징 에지와 폴링 에지를 검출하고, 상기 제1 내지 제3 상태 머신은 각각, 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 제1 내지 제3 지연 신호의 라이징 에지와 폴링 에지에 동기화하여, 상기 디지털 신호와 상기 제1 내지 제3 지연 신호가 정의하는 4가지 상태가 기 정의된 상태와 일치하는 지를 판단할 수 있다.
상기 제1 내지 제3 지연 시간은 각각 td, td/2, td/4이고, 여기서, 상기 웨이크 업 수신기에 의해 차단되는 신호의 임계 주파수 f는 f=1/(2*td)로 정의될 수 있다.
상기 상태 머신은, 상기 디지털 신호와 반전 신호, 상기 지연 신호와 반전 신호 중 2개의 신호가 서로 다르게 입력되는 제1 내지 제4 앤드 게이트, 상기 제1 내지 제4 앤드 게이트의 출력을 각각 입력받는 제1 내지 제4 D-플립플롭, 상기 제1 내지 제4 D-플립플롭의 출력 신호를 입력받아 상기 상태 머신의 최종 출력 신호를 생성하는 제5 앤드 게이트를 포함하고, 상기 제1 내지 제4 D-플립플롭은 각각 상기 디지털 신호의 라이징 에지, 상기 지연 신호의 라이징 에지, 상기 디지털 신호의 폴링 에지, 상기 지연 신호의 폴링 에지를 클록 신호로서 사용할 수 있다.
상기 제1 앤드 게이트에는 상기 디지털 신호와 상기 지연 신호의 반전 신호가 입력되고, 상기 제2 앤드 게이트에는 상기 디지털 신호와 상기 지연 신호가 입력되고, 상기 제3 앤드 게이트에는 상기 디지털 신호의 반전 신호와 상기 지연 신호가 입력되고, 상기 제4 앤드 게이트에는 상기 디지털 신호의 반전 신호와 상기 지연 신호의 반전 신호가 입력될 수 있다.
상기 딜레이 셀은, 직렬로 연결된 복수 개의 인버터, 각각의 상기 인버터 양단 사이에 연결되는 복수 개의 커패시터를 포함할 수 있다.
상기 에지 검출기는, 에지 검출 대상 신호와 상기 에지 검출 대상 신호의 지연 신호를 각각 입력받는 낸드 게이트 및 오어 게이트를 포함하고, 상기 낸드 게이트는 상기 에지 검출 대상 신호의 라이징 에지를 검출해내고, 상기 오어 게이트는 상기 에지 검출 대상 신호의 폴링 에지를 검출해낼 수 있다.
상기 저역 통과 필터는, 상기 2 이상의 상태 머신의 출력 신호를 입력받는 제6 앤드 게이트, 상기 디지털 신호와 상기 제6 앤드 게이트의 출력 신호를 입력받아, 상기 제6 앤드 게이트의 출력 신호가 하이(high)일 때, 상기 디지털 신호를 그대로 출력하는 제7 앤드 게이트를 더 포함할 수 있다.
상기 웨이크 업 신호의 변환된 디지털 신호에 대해 저주파 성분을 제거하는 고역 통과 필터를 더 포함하고, 상기 고역 통과 필터는, 상기 디지털 신호의 라이징 에지에 동기화하여, 하이(high) 신호를 출력하는 D-플립플롭, 상기 디지털 신호의 사이클 수를 카운트하는 카운터, 상기 D-플립플롭의 출력 신호를 입력받아 주기적으로 상기 카운터를 초기화시키는 카운터 리셋부를 포함할 수 있다.
상기 D-플립플롭은 상기 지연 신호의 라이징 에지에 동기적으로 리셋되고, 상기 카운터 리셋부는, 상기 D-플립플롭이 하이(high) 신호를 출력할 때 온(ON)되는 스위치, 상기 스위치가 온(ON) 상태일 때 충전되고, 상기 D-플립플롭이 리셋될 때 방전을 시작하는 커패시터, 상기 커패시터 양단에 걸리는 신호를 반전시켜 상기 카운터의 초기화 신호로 입력하는 인버터를 포함할 수 있다.
상기 스위치는 트랜지스터로 구현되고, 상기 트랜지스터의 게이트에는 상기 D-플립플롭의 출력 단자가 연결되고, 소스에는 전원이 연결되며, 드레인에는 상기 커패시터의 일단, 저항의 일단, 상기 인버터의 입력단이 연결되며, 상기 커패시터의 타단 및 상기 저항의 타단은 그라운드에 연결될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 웨이크 업 수신기를 포함하는 송수신기가 제공된다.
본 발명에 따르면, 웨이크 업 수신기가 큰 전력을 갖는 방해파에도 반응을 하지 않기 때문에, 전력 소모를 최소화할 수 있고, 수명이 향상될 수 있다.
또한, 본 발명에 따르면, 레퍼런스 클록 없이도 동작하는 디지털 논리 회로로 웨이크 업 수신기를 구성할 수 있기 대문에, 대기 모드에서의 동작 전류가 최소화된다.
한편, 본 발명에 따르면, 간소화된 구성만으로 웨이크 업 수신기를 구성하는 것이 가능하다.
도 1은 종래 웨이크 업 기능을 갖는 송수신기의 구성을 개략적으로 나타내는 블록도이다.
도 2는 종래 웨이크 업 수신기 구조를 나타내는 블록도이다.
도 3은 종래 웨이크 업 수신기에서 방해파 신호의 영향을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 웨이크 업 수신기의 구성을 나타내는 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 저역 통과 필터에서 사용되는 상태도의 일례를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 저역 통과 필터의 일 구현예를 나타내는 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 딜레이 셀의 일 구현예를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 에지 검출기의 일 구현예를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 저역 통과 필터의 고조파 응답에 대한 출력 특성을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 저역 통과 필터의 출력 특성을 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 딜레이 셀의 일 구현예를 나타내는 도면이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 저역 통과 필터의 주파수 응답 특성을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 저역 통과 필터의 일 구현예를 나타내는 도면이다.
도 14a는 본 발명의 일 실시예에 따른 고역 통과 필터의 일 구현예를 나타내는 도면이다.
도 14b는 도 14a에 도시되는 고역 통과 필터에 있어서 각 부분의 신호 상태를 나타내는 타이밍도이다.
도 15는 종래 웨이크 업 수신기와 본 발명의 일 실시예에 따른 웨이크 업 수신기의 응답 특성을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 웨이크 업 수신기의 전체 구조에 대하여 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 웨이크 업 수신기의 구성을 나타내는 도면이다.
전술한 바와 같이, 웨이크 업 수신기는 웨이크 업 방식의 송수신기에 구비되며, 웨이크 업 수신기는 웨이크 업 신호를 감지하여 실제로 데이터를 송수신하는 데이터 송수신기를 웨이크 업 하는 기능을 수행한다.
도 4를 참조하면, 본 발명의 웨이크 업 수신기(400)는 수동 전력 검출기(410), 아날로그-디지털 컨버터(420), 저역 통과 필터(430), 고역 통과 필터(440)를 포함할 수 있다.
본 발명의 일 실시예에 따른 웨이크 업 수신기에 있어서는, 수동 전력 검출기(410)의 전단에 RF 필터 등을 적용하지 않았고,이 필터가 포함되지 않고, 안테나 임피던스 매칭부(IM)만이을 적용된하였다. RF 필터는 일반적으로 협대역으로 구현되기가 어려우므로 일반적으로 방해파의 진폭 신호 또한 검출하는데, 본 발명의 실시예로 든 협대역의 저역 통과 필터(430)와 고역 통과 필터(440)를 적용하면, 에서는 RF 필터를 사용하지 않기 때문에, 방해파의 진폭 신호가 함께 검출되는 것이 방지될 수 있으며, 전력 손실 또한 감소되어 웨이크 업 감도 특성이 향상될 수 있다. 본 발명의 실시예에 따른 저역 통과 필터(430)와 고역 통과 필터(440)에 대해서는 후에 상세히 설명하기로 한다.
수동 전력 검출기(410)는 안테나를 통해 수신된 신호로부터 반송파를 제거하고 변조 신호를 검출하는 기능을 수행한다.
아날로그-디지털 컨버터(420)는 수동 전력 검출기(410)의 출력 신호를 디지털 신호로 변환하는 기능을 수행한다.
도 4에는 안테나에 의해 수신되는 웨이크 업 신호의 패턴(P1)과 아날로그-디지털 컨버터(420)를 통과한 신호의 패턴(P2)이 함께 도시되는데, 도 4에 도시되는 바와 같이, 웨이크 업 신호 패턴(P1)은 수 사이클(예를 들면, 15~17 사이클)을 갖는 신호일 수 있으며, 이러한 신호가 아날로그-디지털 컨버터(420)를 통과하면, 구형파의 형태를 갖는 디지털 신호로 복원될 수 있다.
본 발명에서의 특징적인 부분은 저역 통과 필터(430), 고역 통과 필터(440)이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 저역 통과 필터(430)의 상태도(state diagram)를 나타내는 도면이다.
도 5a 및 도 5b를 참조하면, 저역 통과 필터(430)는 웨이크 업 수신기(400)에 의해 복원된 디지털 신호(clk)와 이의 지연 신호(clkdly)를 이용한다. 지연 신호(clkdly)는 디지털 신호(clk)를 지연 시간(td)을 갖는 딜레이 셀에 통과시켜 얻을 수 있다. 이 두 신호를 이용하면 4개의 신호 상태, 즉, s1(10), s2(11), s3(01), s4(00)를 정의할 수 있다. 디지털 신호(clk)가 하이(high)인 상태는 s1(10), s2(11)이고, 지연 신호(clkdly)가 하이(high)인 상태는 s2(11), s3(01)이다. s4(00)는 디지털 신호(clk)와 지연 신호(clkdly)가 모두 로우(low)인 상태이다. 본 발명의 저역 통과 필터(430)는 한 주기 안에 위의 4가지 상태가 모두 존재하면 통과시키고, 그렇지 않으면 차단함으로써, 정의된 웨이크 업 신호만을 선택적으로 통과시킬 수 있다. 도 5a은 디지털 신호(clk)와 지연 신호(clkdly) 간의 지연 시간이 정상 지연 시간(td)인 정상적인 상태를 나타내며, 도 5b는 해당 지연 시간이 정상 지연 시간(td)을 벗어난 상태의 일례를 나타낸다. 도 5b에 도시되는 예에서는 복원된 디지털 신호(clk)의 주파수의 2배가 정상 지연 시간(td)의 역수보다 큰 상태, 즉, 디지털 신호(clk)의 주기의 1/2이 정상 지연 시간(td)보다 짧은 상태이다. 도 5b는 4가지 상태 s1(10), s2(01), s3(00), s4(10)를 나타내는데, 이는 정의된 상태인 s1(10), s2(11), s3(01), s4(00)을 벗어나는 경우이다. 본 발명의 일 실시예에 따른 저역 통과 필터(430)는 예를 들면 도 5b에 도시되는 바와 같은 경우에 대해서는 출력을 차단하여 해당 신호를 제거한다. 즉, 딜레이 셀의 지연 시간(td)을 정의함으로써, 이의 역수의 1/2배보다 높은 주파수를 갖는 신호에 대해서는 차단하는 방식으로 고주파 신호를 제거한다.
도 6은 저역 통과 필터(430)에서 상태 정의를 위한 논리 회로의 일 구현예를 나타내는 도면이다.
도 6을 참조하면, 상태 정의를 위한 논리 회로는 복원된 디지털 신호(clk)와 이의 지연 신호(clkdly)를 각각 반전시키는 2개의 인버터(I1, I2), 지연 신호(clkdly)의 반전 신호와 디지털 신호(clk)를 입력받는 제1 앤드 게이트(A1), 디지털 신호(clk)와 지연 신호(clkdly)를 입력받는 제2 앤드 게이트(A2), 디지털 신호(clk)의 반전 신호와 지연 신호(clkdly)를 입력받는 제3 앤드 게이트(A3), 디지털 신호(clk)의 반전 신호와 지연 신호(clkdly)의 반전 신호를 입력받는 제4 앤드 게이트(A4), 제1 내지 제4 앤드 게이트(A1, A2, A3, A4)의 출력 신호를 각각 입력 받는 제1 내지 제4 D-플립플롭(D1, D2, D3, D4), 제1 내지 제4 D-플립플롭(D1, D2, D3, D4)의 출력 신호를 모두 입력받는 제5 앤드 게이트(A5)를 포함할 수 있다.
디지털 신호(clk)와 지연 신호(clkdly)가 나타내는 상태는 시간에 따라 변하므로, D-플립플롭(D1, D2, D3, D4)을 이용하여 각 상태를 저장하는 것이 필요하다. 제1 D-플립플롭(D1) 및 제3 D-플립플롭(D3)의 클록 신호로서는 디지털 신호(clk)의 라이징 에지(Rising Edge) 및 폴링 에지(Falling Edge)가 사용된다. 또한, 제2 D-플롭플롭(D2) 및 제4 D-플립플롭(D4)의 클록 신호로서는 지연 신호(clkdly)의 라이징 에지 및 폴링 에지가 사용된다.
이에 따라, 상태 s1은 제1 D-플립플롭(D1)에 의해 디지털 신호(clk)의 라이징 에지(clk_re)와 동기화되어 저장되고, 상태 s2는 제2 D-플립플롭(D2)에 의해 지연 신호(clkdly)의 라이징 에지(clkdly_re)와 동기화되어 저장되며, 상태 s3은 제3 D-플립플롭(D3)에 의해 디지털 신호(clk)의 폴링 에지(clk_fe)와 동기화되어 저장되고, 상태 s4는 제4 D-플립플롭(D4)에 의해 지연 신호(clkdly)의 폴링 에지(clkdly_fe)와 동기화되어 저장된다.
제1 내지 제4 D-플립플롭(D1, D2, D3, D4)의 출력이 모두 1인 경우, 제5 앤드 게이트(A5)의 출력 신호(ON)는 하이(high)가 되어 디지털 신호(clk)는 출력 신호로서 출력된다. 반면, 제1 내지 제4 D-플립플롭(D1, D2, D3, D4)의 출력 중 하나라도 1이 아닌 경우, 즉, 디지털 신호(clk)의 주파수의 2배가 딜레이 셀의 지연 시간(td)의 역수보다 큰 경우(=디지털 신호(clk)의 주기의 1/2이 지연 시간(td)보다 작은 경우)에는 제5 앤드 게이트(A5)의 출력 신호(ON)가 로우(low)가 되어 디지털 신호(clk)는 출력되지 않게 된다. 이로서, 저역 통과 필터로서의 역할을 하게 되며, 이러한 필터에 의해 1/(2td)보다 높은 주파수를 갖는 신호는 차단되게 된다.
상기 설명한 도 6의 논리 회로는 일 구현예에 불과하며, 기 정의하고자 하는 상태에 따라, 다른 논리 회로의 구현이 가능함은 물론이다.
도 7a 및 도 7b는 디지털 신호(clk)를 소정 지연 시간(td)만큼 지연시켜 지연 신호(clkdly)를 출력하는 딜레이 셀의 일 구현예를 나타내는 도면이다. 도 7a는 딜레이 셀을 구성하는 유닛 셀, 즉, 1단의 셀을 나타내는 도면이고, 도 7b는 N단의 셀로 구성되는 딜레이 셀의 전체 구성을 나타내는 도면이다.
도 7a 및 도 7b에는 딜레이 셀을 통과한 후의 디지털 신호의 파형을 함께 나타내었다.
도 7a을 참조하면, 딜레이 셀은 인버터(I) 및 커패시터(C)로 구성될 수 있다.
요구되는 지연 시간(td)이 큰 경우, 도 7a에 도시되는 바와 같이 하나의 딜레이 셀만으로 구현하게 되면 딜레이가 과도해져 사용된 인버터(I)가 로직 레벨로 동작하지 못하게 될 뿐 아니라, 딜레이가 특정 값 이상으로는 증가하지 않게 된다.
따라서, 도 7b에 도시되는 바와 같이, 인버터(I)가 로직 레벨로 동작 가능한 범위 내에서 유닛 딜레이 셀을 여러 단 연결하여, N 단으로 구성되는 딜레이 셀을 사용하는 것이 바람직하다. 즉, 직렬로 연결된 복수 개의 인버터(I), 각 인버터(I)의 양단 사이에 연결되는 복수 개의 커패시터(C)를 포함하는 N 단 딜레이 셀을 사용하는 것이 바람직하다.
한편, 도 6에 도시되는 논리 회로에서 상태를 저장하기 위한 D-플립플롭(D1, D2, D3, D4)의 클록 신호는 에지 검출기에 의해 생성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 에지 검출기의 일 구현예를 나타내는 도면이다.
도 8을 참조하면, 에지 검출기는 디지털 신호(clk)를 딜레이 시키는 딜레이 셀(DC), 디지털 신호(clk)와 디지털 신호(clk)의 지연 신호를 입력받는 낸드(NAND) 게이트(N)와 오어(OR) 게이트(O)를 포함할 수 있다.
낸드 게이트(N)의 출력 신호는 디지털 신호(clk)의 라이징 에지(clk_re)로서의 클록 신호가 되고, 오어 게이트(O)의 출력 신호는 디지털 신호(clk)의 폴링 에지(clk_fe)의 클록 신호가 된다.
다시 도 6을 참조하면, 정의된 4개의 상태는 반복적으로 나타나므로, 복원된 디지털 신호(clk)의 주파수가 n*(1/td)가 되면 제거되지 않게 된다.
도 9는 본 발명의 일 실시예에 따른 저역 통과 필터(430)의 고조파 응답에 대한 출력 특성을 설명하기 위한 도면이다.
도 9를 참조하면, 1/(2*td)보다 높은 주파수(f2)를 갖는 신호에 대해서는 차단 특성을 나타낸다. 그러나, 1/td의 주파수(f4)를 갖는 신호는 정의된 4개의 상태와 일치하는 4개의 상태를 나타내므로, 1/(4*td)의 주파수(f0)를 갖는 신호와 동일하게 되는 상태 천이가 발생하게 된다. 즉, 이러한 신호는 높은 주파수를 가지고 있지만 차단되지 않게 된다. 마찬가지로 2/td의 주파수(f8)를 갖는 신호 또한 차단되지 않게 된다. 도 10은 본 발명의 일 실시예에 따른 저역 통과 필터(430)의 출력 특성을 나타내는데, 위와 같은 이유로 도 10에 도시되는 바와 같은 샘플링 효과를 나타내게 된다. 즉, 1/td의 n배의 주파수로부터 시작해서 소정 대역의 통과 필터 특성이 발생하게 된다.
이러한 특성을 개선하기 위해 본 발명에서는 도 7을 참조하여 설명한 딜레이 셀에 지연 시간, td/n의 딜레이를 적용하였다.
도 11은 본 발명의 일 실시예에 따라 딜레이가 적용된 딜레이 셀의 구성을 나타내는 도면이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 딜레이 셀에는 각각 지연 시간(td)의 1배, 1/2배, 1/4배의 딜레이를 갖는 지연 신호(clkdly, clkdly2, clkdly4)를 통해 td/n의 딜레이가 적용될 수 있다.
도 12a 내지 도 12c는 각각 디지털 신호와 지연 신호를 이용하여 1차 저역 통과 필터(430)를 구현하였을 때의 주파수 응답 특성을 나타낸다. 먼저, 도 12a는 디지털 신호(clk)와 지연 시간 td를 갖는 지연 신호(clkdly)를 이용한 저역 통과 필터(430)의 주파수 응답 특성을 나타내며, 도 12b는 디지털 신호(clk)와 지연 시간 td/2를 갖는 지연 신호(clkdly2)를 이용한 저역 통과 필터(430)의 주파수 응답 특성을 나타내고, 도 12c는 디지털 신호(clk)와 지연 시간 td/4를 갖는 지연 신호(clkdly4)를 이용한 저역 통과 필터(430)의 주파수 응답 특성을 나타낸다. 도 12d는 도 12a 내지 도 12c의 1차 저역 통과 필터(430)를 모두 합성한 3차 저역 통과 필터(430)의 주파수 응답 특성을 나타낸다. 즉, 지연 신호(clkdly, clkdly2, clkdly4)를 이용하여 각각 도 6의 상태를 정의하면, 도 12d에 도시되는 바와 같은 3차 저역 통과 필터(430)를 구현할 수 있다. 이론적으로는 3차 저역 통과 필터(430)의 경우도 4배의 주파수마다 반복적으로 통과 대역이 존재하게 되지만, 딜레이 셀 자체의 주파수 응답 특성으로 인해 4배 주파수도 제거할 수 있다.
도 13은 본 발명의 일 실시예에 따른 딜레이 셀이 적용된 3차 저역 통과 필터(430)의 구현예를 나타내는 도면이다.
도 13을 참조하면, 3차 저역 통과 필터(430)는 복원된 디지털 신호(clk)를 입력받아, 지연 신호(clkdly, clkdly2, dlkdly4)를 출력하는 N 단 딜레이 셀(NDC), 디지털 신호(clk)와 지연 신호(clkdly, clkdly2, clkdly4)의 에지를 검출하는 제1 내지 제4 에지 검출기(ED1, ED2, ED3, ED4), 디지털 신호(clk)와 각각의 지연 신호(clkdly, clkdly2, clkdly4)를 이용하여 상태를 정의하는 제1 내지 제3 상태 머신(SM1, SM2, SM3), 제1 내지 제3 상태 머신(SM1, SM2, SM3)의 출력 신호를 입력 받는 제1 앤드 게이트(A1), 제1 앤드 게이트(A1)의 출력 신호와 디지털 신호(clk)를 입력받아 최종 출력 신호를 생성해내는 제2 앤드 게이트(A2)를 포함할 수 있다.
제1 에지 검출기(ED1)는 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe)를 검출하고, 제2 에지 검출기(ED2)는 딜레이 셀(NDC)에 의해 td만큼 지연된 제1 지연 신호(clkdly)의 라이징 에지(clkdly_re)와 폴링 에지(clkdly_fe)를 검출하며, 제3 에지 검출기(ED3)는 딜레이 셀(NDC)에 의해 td/2만큼 지연된 제2 지연 신호(clkdly2)의 라이징 에지(clkdly2_re)와 폴링 에지(clkdly2_fe)를 검출하고, 제4 에지 검출기(ED4)는 딜레이 셀(NDC)에 의해 td/4만큼 지연된 제3 지연 신호(clkdly4)의 라이징 에지(clkdly4_re)와 폴링 에지(clkdly4_fe)를 검출한다.
한편, 제1 상태 머신(SM1)은 제1 에지 검출기(ED1)에 의해 검출된 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe), 제2 에지 검출기(ED2)에 의해 검출된 제1 지연 신호(clkdly)의 라이징 에지(clkdly_re)와 폴링 에지(clkdly_fe)에 동기화하여, 입력된 디지털 신호(clk)와 제1 지연 신호(clkdly)가 정의하는 상태가 기 정의된 상태와 일치하는 지를 판단한다. 또한, 제2 상태 머신(SM2)은 제1 에지 검출기(ED1)에 의해 검출된 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe), 제3 에지 검출기(ED3)에 의해 검출된 제2 지연 신호(clkdly2)의 라이징 에지(clkdly2_re)와 폴링 에지(clkdly2_fe)에 동기화하여, 입력된 디지털 신호(clk)와 제2 지연 신호(clkdly2)가 정의하는 상태가 기 정의된 상태와 일치하는 지를 판단한다. 제3 상태 머신(SM3)은 제1 에지 검출기(ED1)에 의해 검출된 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe), 제4 에지 검출기(ED4)에 의해 검출된 제3 지연 신호(clkdly4)의 라이징 에지(clkdly4_re)와 폴링 에지(clkdly4_fe)에 동기화하여, 입력된 디지털 신호(clk)와 제3 지연 신호(clkdly4)가 정의하는 상태가 기 정의된 상태와 일치하는 지를 판단한다.
제1 내지 제3 상태 머신(SM3)은 도 6에 도시되는 바와 같은 논리 회로로 구현될 수 있다. 현재 입력되는 디지털 신호(clk)와 각 지연 신호(clkdly, clkdly2, clkdly4)에 기초하여 정의되는 상태가 기 정의된 상태와 일치하는 경우에 제1 내지 제3 상태 머신(SM3)은 각각 하이(high) 신호를 출력한다. 제1 상태 머신(SM1)은 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe), 제1 지연 신호(clkdly)의 라이징 에지(clkdly_re)와 폴링 에지(clkdly_fe)에 동기화하여, 디지털 신호(clk) 및 제1 지연 신호(clkdly)가 정의하는 상태가 기 정의된 상태와 일치하는 경우에 하이(high) 신호를 출력한다. 제2 상태 머신(SM2)은 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe), 제2 지연 신호(clkdly2)의 라이징 에지(clkdly2_re)와 폴링 에지(clkdly2_fe)에 동기화하여, 디지털 신호(clk) 및 제2 지연 신호(clkdly2가 정의하는 상태가 기 정의된 상태와 일치하는 경우에 하이(high) 신호를 출력한다. 제3 상태 머신(SM3)은 디지털 신호(clk)의 라이징 에지(clk_re)와 폴링 에지(clk_fe), 제3 지연 신호(clkdly4)의 라이징 에지(clkdly4_re)와 폴링 에지(clkdly4_fe)에 동기화하여, 디지털 신호(clk) 및 제3 지연 신호(clkdly4)가 정의하는 상태가 기 정의된 상태와 일치하는 경우에 하이(high) 신호를 출력한다.
4배 주파수마다 반복적으로 통과 대역이 형성되어 원하지 않는 주파수 대역에서도 통과 대역이 형성되는 현상은, 이와 같이 제1 내지 제3 상태 머신(SM1, SM2, SM3)을 포함하는 3차 필터에 의해 방지될 수 있다.
제1 앤드 게이트(A1)는 제1 내지 제3 상태 머신(SM1, SM2, SM3)의 출력을 입력으로 받아, 제1 내지 제3 상태 머신(SM1, SM2, SM3)의 출력이 모두 하이(high)인 경우에 하이(high) 신호를 출력한다. 제2 앤드 게이트(A2)는 디지털 신호(clk)와 제1 앤드 게이트(A1)의 출력을 입력으로 받아, 제1 앤드 게이트(A1)의 출력이 하이(high)인 경우에 디지털 신호(clk)를 출력 신호(clk_out)로 내보낸다.
이러한 저역 통과 필터(430)에 의해 딜레이 셀(NDC)로 정의된 주파수(1/(2*td)) 보다 작은 주파수를 갖는 디지털 신호(clk)가 입력되는 경우에만, 해당 디지털 신호의 입력(clk_in)이 출력 신호(clk_out)로 출력될 수 있다.
한편, 다시 도 4를 참조하면, 본 발명의 일 실시예에 따른 고역 통과 필터(440)는 저역 통과 필터(430)에 의해 고주파 성분이 제거된 신호에 대해 저주파 성분을 제거하는 기능을 수행한다.
도 14a는 본 발명의 일 실시예에 따른 고역 통과 필터(440)의 일 구현예를 나타내는 도면이다.
방해파 신호는 저주파 성분도 포함할 수 있으므로, 이를 제거하기 위한 구조가 필요하다.
도 14a를 참조하면, 본 발명의 일 실시예에 따른 고역 통과 필터(440)는 D-플립플롭(441), 카운터 리셋부(442), 카운터(443)를 포함한다.
카운터(443)는 저역 통과 필터(430)를 통과한 신호, 즉, 고주파 성분이 제거된 신호를 입력받아, 기 설정된 값만큼의 사이클(예를 들면, 15~17 사이클)이 인가되는 경우 최종적인 웨이크 업 신호(WK_DT)를 출력한다.
카운터 리셋부(442)는 카운터(443)를 주기적으로 리셋하는 기능을 수행한다. 카운터 리셋부(442)는 트랜지스터 등으로 구현될 수 있는 스위치(T), 커패시터(C), 저항(R), 인버터(I)를 포함할 수 있다.
스위치(T)는 예를 들면 P형 트랜지스터로 구현될 수 있다. P형 트랜지스터로 구현된 스위치(T)의 소스에는 전원 단자가 연결되고, 게이트에는 D-플립플롭(441)의 출력 단자가 연결되며, 드레인과 접지 사이에는 커패시터(C)가 연결될 수 있다. 또한, 스위치(T)의 드레인과 접지 사이에 저항(R)이 더 연결될 수 있다. 한편, 인버터(I)의 입력단은 스위치(T)의 드레인과 연결되며, 출력단은 카운터(443)의 로드(LOAD)에 연결된다.
D-플립플롭(441)은 복원된 디지털 신호(clk)의 라이징 에지(clk_re)에 동기화하여 하이(high) 신호를 출력하며, D-플립플롭(441)이 하이(high) 신호를 출력할 때 스위치(T)가 온(ON) 되어 커패시터(C)가 충전된다. 즉, 카운터 리셋부(442)의 커패시터(C)는 디지털 신호(clk)의 라이징 에지(clk_re)에 동기화되어 충전된다. 한편, D-플립플롭(441)은 디지털 신호(clk)의 지연된 신호의 라이징 에지(clkdly_re)에 동기화되어 리셋되는데, 이 때, 스위치(T)가 오프(OFF)되어, 커패시터(C)에 충전되었던 전하가 방전된다. 방전 속도는 1/RC 가 된다. 방전 신호가 인버터(I)를 거쳐 카운터(443)의 로드(LOAD) 단자에 입력됨으로써, 주기적으로 카운터(443)의 로드(LOAD) 신호를 초기화시킨다.
도 14b는 도 14a에 도시되는 고역 통과 필터(440)에 있어서 각 부분의 신호 상태를 나타내는 타이밍도이다.
도 14b에서 WK_PCR은 커패시터(C)의 충전 및 방전 상태를 나타낸다. 도 14b를 참조하면, 복원된 디지털 신호(clk)의 라이징 에지(clk_re)에 동기화되어 커패시터(C)가 충전되며, 복원된 디지털 신호(clk)의 지연된 신호의 라이징 에지(clkdly_re)에 동기화되어 커패시터(C)가 방전된다. 전술한 바와 같이, 방전 속도는 1/RC가 되고, 방전하는데 소요되는 시간은 R-C 시정수(τ=RC)로 나타낼 수 있다. 도 14b에 도시되는 바와 같이, 커패시터(C) 양단에 걸리는 전압이 소정 값(예를 들면, 스위치(T)의 소스 단에 인가되는 전원 전압의 1/2) 이상인 경우, 그 값이 인버터(I)에 의해 반전되어 카운터(443)의 로드(LOAD) 단자에 인가되어 카운터(443)를 초기화시킨다. 카운터(443)는 디지털 신호(clk)를 입력으로 받는데, 만약 디지털 신호(clk)의 주기가 R-C 시정수(τ=RC)보다 길다면, 카운터가 초기화되어 출력 신호가 제한되게 된다. R-C 시정수는 통과시키고자 하는 디지털 신호(clk)의 사이클 수와 관련된 주기에 기초하여 적절히 선택될 수 있다.
이에 따라, 고역 통과 필터(440)는 저역 통과 필터(430)를 통과한 신호에 대해 저주파 성분을 제거할 수 있다.
도 15는 종래 웨이크 업 수신기와 본 발명의 일 실시예에 따른 웨이크 업 수신기를 각각 중국 단거리 전용 통신(DSRC: Dedicated Short Range Communications)에 적용한 경우의 응답 특성을 나타낸 것이다.
적용한 시스템은 14kHz의 웨이크 업 신호를 사용하는 중국의 단거리 전용 통신 표준 기술이다. 따라서, 14kHz를 기준으로 약 4~30kHz의 대역 통과 특성을 갖는 필터를 설계하여 방해파에 의한 웨이크 업 오류 현상을 제거하도록 구현하였다.
도 15에서 가로축은 방해파의 진폭 변조 주파수를 나타내며, 세로축은 웨이크 업 수신기의 수신 감도를 나타낸다. 종래 기술의 경우, 웨이크 업 변조 주파수인 14kHz 대역에서 가장 높은 수신 감도를 보이고 변조 주파수가 증가할수록 수신 감도가 서서히(천천히) 감소하는 특성을 보였다. 이는 수동 전력 검출기가 가지는 일반적인 특성이다. 일반적으로 방해파는 수신되는 전력이 큰 경우가 많은데, 이와 같은 종래 기술에 따르면, 단말기가 전력이 큰 방해파에 대해서도 반응을 하게 되므로 오동작을 하는 경우가 많아진다. 반면, 본 발명에 따르면, 변조 주파수가 약 4~30kHz로 제한되기 때문에, 방해파에 의한 오동작 가능성이 현저히 감소하게 된다. 따라서, 본 발명을 웨이크 업 수신기에 적용하는 경우, 오동작으로 인한 전력 소모가 감소하게 되고, 배터리로 동작하는 단말기의 수명이 연장될 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
400: 웨이크 업 수신기
410: 수동 전력 검출기
420: 아날로그-디지털 컨버터
430: 저역 통과 필터
440: 고역 통과 필터

Claims (12)

  1. 웨이크 업 신호의 변환된 디지털 신호에 대해 고주파 성분을 제거하는 저역 통과 필터를 포함하고,
    상기 저역 통과 필터는,
    상기 디지털 신호를 지연시켜 하나 이상의 지연 신호를 출력하는 딜레이 셀;
    상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 하나 이상의 지연 신호의 라이징 에지와 폴링 에지를 각각 검출하는 2 이상의 에지 검출기; 및
    상기 에지 검출기에 의해 검출된 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 하나 이상의 지연 신호의 라이징 에지와 폴링 에지에 동기화하여, 상기 디지털 신호 및 상기 하나 이상의 지연 신호에 의해 정의되는 상태가 기 정의된 상태와 일치하는 지를 판단하는 하나 이상의 상태 머신
    을 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  2. 제1항에 있어서,
    상기 에지 검출기는 제1 내지 제4 에지 검출기로 구성되고, 상기 상태 머신은 제1 내지 제3 상태 머신으로 구성되며,
    상기 딜레이 셀은, 상기 디지털 신호를 제1 내지 제3 지연 시간만큼 지연시켜, 제1 내지 제3 지연 신호를 출력하고,
    상기 제1 에지 검출기는, 상기 디지털 신호의 라이징 에지와 폴링 에지를 검출하고, 상기 제2 내지 제4 에지 검출기는 각각 상기 제1 내지 제3 지연 신호의 라이징 에지와 폴링 에지를 검출하고,
    상기 제1 내지 제3 상태 머신은 각각, 상기 디지털 신호의 라이징 에지와 폴링 에지, 상기 제1 내지 제3 지연 신호의 라이징 에지와 폴링 에지에 동기화하여, 상기 디지털 신호와 상기 제1 내지 제3 지연 신호가 정의하는 4가지 상태가 기 정의된 상태와 일치하는 지를 판단하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  3. 제2항에 있어서,
    상기 제1 내지 제3 지연 시간은 각각 td, td/2, td/4이고,
    여기서, 상기 웨이크 업 수신기에 의해 차단되는 신호의 임계 주파수 f는 f=1/(2*td)로 정의되는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  4. 제1항에 있어서,
    상기 상태 머신은,
    상기 디지털 신호와 반전 신호, 상기 지연 신호와 반전 신호 중 2개의 신호가 서로 다르게 입력되는 제1 내지 제4 앤드 게이트;
    상기 제1 내지 제4 앤드 게이트의 출력을 각각 입력받는 제1 내지 제4 D-플립플롭; 및
    상기 제1 내지 제4 D-플립플롭의 출력 신호를 입력받아 상기 상태 머신의 최종 출력 신호를 생성하는 제5 앤드 게이트를 포함하고,
    상기 제1 내지 제4 D-플립플롭은 각각 상기 디지털 신호의 라이징 에지, 상기 지연 신호의 라이징 에지, 상기 디지털 신호의 폴링 에지, 상기 지연 신호의 폴링 에지를 클록 신호로서 사용하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  5. 제4항에 있어서,
    상기 제1 앤드 게이트에는 상기 디지털 신호와 상기 지연 신호의 반전 신호가 입력되고,
    상기 제2 앤드 게이트에는 상기 디지털 신호와 상기 지연 신호가 입력되고,
    상기 제3 앤드 게이트에는 상기 디지털 신호의 반전 신호와 상기 지연 신호가 입력되고,
    상기 제4 앤드 게이트에는 상기 디지털 신호의 반전 신호와 상기 지연 신호의 반전 신호가 입력되는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  6. 제1항에 있어서,
    상기 딜레이 셀은,
    직렬로 연결된 복수 개의 인버터; 및
    각각의 상기 인버터 양단 사이에 연결되는 복수 개의 커패시터를 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  7. 제1항에 있어서,
    상기 에지 검출기는, 에지 검출 대상 신호와 상기 에지 검출 대상 신호의 지연 신호를 각각 입력받는 낸드 게이트 및 오어 게이트를 포함하고,
    상기 낸드 게이트는 상기 에지 검출 대상 신호의 라이징 에지를 검출해내고, 상기 오어 게이트는 상기 에지 검출 대상 신호의 폴링 에지를 검출해내는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 저역 통과 필터는,
    상기 2 이상의 상태 머신의 출력 신호를 입력받는 제6 앤드 게이트; 및
    상기 디지털 신호와 상기 제6 앤드 게이트의 출력 신호를 입력받아, 상기 제6 앤드 게이트의 출력 신호가 하이(high)일 때, 상기 디지털 신호를 그대로 출력하는 제7 앤드 게이트를 더 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  9. 제1항에 있어서,
    상기 웨이크 업 신호의 변환된 디지털 신호에 대해 저주파 성분을 제거하는 고역 통과 필터를 더 포함하고,
    상기 고역 통과 필터는,
    상기 디지털 신호의 라이징 에지에 동기화하여, 하이(high) 신호를 출력하는 D-플립플롭;
    상기 디지털 신호의 사이클 수를 카운트하는 카운터; 및
    상기 D-플립플롭의 출력 신호를 입력받아 주기적으로 상기 카운터를 초기화시키는 카운터 리셋부
    를 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  10. 제9항에 있어서,
    상기 D-플립플롭은 상기 지연 신호의 라이징 에지에 동기적으로 리셋되고,
    상기 카운터 리셋부는,
    상기 D-플립플롭이 하이(high) 신호를 출력할 때 온(ON)되는 스위치;
    상기 스위치가 온(ON) 상태일 때 충전되고, 상기 D-플립플롭이 리셋될 때 방전을 시작하는 커패시터;
    상기 커패시터 양단에 걸리는 신호를 반전시켜 상기 카운터의 초기화 신호로 입력하는 인버터를 포함하는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  11. 제10항에 있어서,
    상기 스위치는 트랜지스터로 구현되고,
    상기 트랜지스터의 게이트에는 상기 D-플립플롭의 출력 단자가 연결되고, 소스에는 전원이 연결되며, 드레인에는 상기 커패시터의 일단, 저항의 일단, 상기 인버터의 입력단이 연결되며,
    상기 커패시터의 타단 및 상기 저항의 타단은 그라운드에 연결되는, 방해파 제거 기능을 갖는 웨이크 업 수신기.
  12. 제1항 내지 제7항 또는 제9항 내지 제11항 중 어느 한 항에 따른 웨이크 업 수신기를 포함하는 송수신기.
KR1020110075588A 2011-07-29 2011-07-29 방해파 제거 기능을 갖는 웨이크 업 수신기 및 이를 포함하는 송수신기 KR101241742B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106788485B (zh) * 2016-11-29 2019-05-14 华南理工大学 一种低功耗发射机
WO2018166638A1 (en) * 2017-03-13 2018-09-20 Telefonaktiebolaget Lm Ericsson (Publ) Radio receiver, method and computer program
TWI666952B (zh) 2017-06-27 2019-07-21 Grand Mate Co., Ltd. 無線訊號收發裝置及其節能控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177664A (ja) * 1992-07-16 1994-06-24 Nec Corp ディジタル光受信回路とトランスインピーダンスアンプ回路とプリアンプ回路
JPH06268694A (ja) * 1993-03-12 1994-09-22 Matsushita Electric Ind Co Ltd 直接変換受信機用ｆｓｋ復調器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540957B2 (ja) * 1995-09-25 2004-07-07 松下電器産業株式会社 階調変換方法、階調変換装置、および画像表示装置
KR20010086533A (ko) * 2000-03-02 2001-09-13 서평원 수신경로의 간섭신호 제거장치
FR2830998A1 (fr) * 2001-10-16 2003-04-18 Koninkl Philips Electronics Nv Filtre digital pour reduire des pics de tension
CN101515796B (zh) * 2009-04-02 2011-02-09 钜泉光电科技(上海)股份有限公司 一种数字信号噪声滤除装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177664A (ja) * 1992-07-16 1994-06-24 Nec Corp ディジタル光受信回路とトランスインピーダンスアンプ回路とプリアンプ回路
JPH06268694A (ja) * 1993-03-12 1994-09-22 Matsushita Electric Ind Co Ltd 直接変換受信機用ｆｓｋ復調器

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