KR100991997B1 - 내부클락 발생 장치 - Google Patents

Abstract

본 발명은 테스트 모드시 반도체 장치에 인가되는 외부클락신호의 주파수를 2 배로 증대하여 반도체 장치의 내부에 인가함으로써 성능이 낮은 테스트 장치로서 성능이 개성된 메모리 장치를 테스트할 수 있는 회로를 제시한다.

본 발명의 내부클락 발생 장치는 제 1 외부클락신호 및 이와 위상이 반전된 제 2 외부클락신호를 수신하여 상기 외부클락신호의 주파수보다 높은 주파수를 갖는 신호를 출력하는 주파수 증배 장치를 구비한다.

Description

내부클락 발생 장치{An internal clock generator}

도 1은 일반적인 내부 클락 발생 장치의 일예이다.

도 2는 도 1에 도시된 클락 딜레이부의 일예이다.

도 3은 도 1 및 도 2에 도시된 신호의 파형도이다.

도 4는 본 발명의 실시예인 내부 클락 발생 장치이다.

도 5는 도 4에 도시된 신호의 파형도이다.

본 발명은 반도체 장치에 사용되는 내부클락을 발생하는 장치에 관한 것으로, 특히 반도체 장치의 동작을 테스트 하기 위한 테스트 모드시 저주파수 성능을 갖는 테스트 장치를 이용하여 고속으로 동작하는 반도체 장치를 테스트하는 경우에 사용할 수 있는 내부 클락 발생장치에 관한 것이다.

도 1은 일반적인 내부 클락 발생 장치의 일예이다.

도 1에서, 차동증폭기(10)에 인가되는 클락신호(CLK, /CLK)는 반도체 장치의 외부에서 인가되는 클락신호로서, /CLK는 CLK 의 반전 신호이다. 또한, EN은 인에이블 신호이고, 이 신호에 의하여 차동 증폭기(10)가 인에이블된다. PCLK는 차동 증폭기(10)의 출력신호이고, 클락 딜레이부(12)는 클럭 신호(PCLK)를 수신한 후 일정 시간 지연시키는 장치이고, ICLKB는 클락 딜레이부의 출력신호이다.

도 2는 도 1에 도시된 클락 딜레이부(12)의 일예이다.

도시된 바와같이, 클락 딜레이부(24)는 입력 신호를 일정 시간 지연시키는 딜레이부(24)와, 낸드 게이트(20), 인버터(21, 22)로 구성된다. 즉, 클락 딜레이부(24)는 입력 신호를 수신하는 낸드 게이트(20)와, 입력 신호를 수신하여 일정 시간 지연시킨 후 이를 낸드 게이트(20)에 인가하는 딜레이부(24)와, 낸드 게이트(20)의 출력신호를 수신하여 버퍼링하는 버퍼 수단(21, 22)으로 구성된다.

도 2에서 알 수 있듯이, PCLK는 일정 시간 지연되어 ICLKB로 출력되며, 그 위상은 상호 반대이다.

도 3은 도 1 및 도 2에 도시된 신호의 파형도이다.

도 1내지 3에서 알 수 있듯이, 차동 증폭기(10)는 입력되는 클락신호(CLK, /CLK)의 전위차를 감지하여 증폭한 후 PCLK 신호를 발생한다. PCLK 신호는 도 2의 회로에 인가되어 소정 시간 지연된 후, 도 3의 파형을 갖는 ICLKB 신호를 출력한다. 여기서, ICLKB는 반도체 장치에 사용되는 내부 클락이다.

일반적으로 반도체 장치를 테스트하는 경우, 테스트 장치로부터 출력되는 클락신호(CLK, /CLK)를 도 1의 회로에 인가하게 된다. 따라서, 반도체 장치는 반도체 테스트 장치로부터 인가되는 클락신호의 동작 주파수에 맞추어 테스트되게 된다.

일반적으로 반도체 장치의 성능이 향상되는 경우, 반도체 장치를 테스트하는 장치 또한 그에 맞추어 업그레이드할 필요가 있다. 그러나, 현실적으로 경제적인 이유 등으로 인하여 반도체 테스트 장치를 항상 최선의 것으로 유지할 수는 없다.

이 때문에, 반도체 장치의 성능이 향상되어 그 동작 주파수가 높아지는 경우, 상대적으로 저주파수 클락신호를 출력하는 테스트 장치를 이용하여 이러한 반도체 장치를 테스트 하게 되면 테스트 시간과 비용이 상대적으로 증가하는 문제점이 발생한다.

본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 반도체 테스트 장치로부터 인가되는 클락의 주파수를 증가시켜 반도체 장치를 테스트할 수 있는 방법을 제안한다.

본 발명은 클락신호와 그 반전신호의 입력 타이밍을 달리하여 반도체 장치에서 사용되는 내부 클락의 주파수를 증가시키는 회로를 제공한다.

본 발명은 테스트 모드시 반도체 장치내에 외부로부터 인가되는 클락신호의 주파수를 증가시키는 회로 장치를 반도체 장치내에 제공하여 성능이 다소 떨어지는 테스트 장비를 사용하는 경우에도 성능이 우수한 반도체 장치를 테스트할 수 있도록 한다.

본 발명의 내부클락 발생 장치는 제 1 외부클락신호 및 이와 위상이 반전된 제 2 외부클락신호를 수신하여 상기 외부클락신호의 주파수보다 높은 주파수를 갖는 신호를 출력하는 주파수 증배 장치를 구비한다.

(실시예)

이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.

도 4는 본 발명에 따른 내부클락 발생 회로의 일예이다.

도 4에서, CLK는 외부클락신호이고, /CLK는 CLK와 위상이 반전된 신호이고 일정시간 지연된 신호이다(도 5 참조). 또한, 증폭기(41, 42, 43)는 2-입력 차동 증폭기이외에 입력 신호를 증폭할 수 있는 다양한 회로로 구현가능하다. 그리고, EN은 증폭기(41)를 인에이블시키는 신호이고, TCKDBL은 테스트 모드시 사용하는 신호이다. 여기서, TCKDBL은 증폭기(42, 43)를 인에이블시키며, 낸드 게이트(44, 45)의 입력 신호로 사용되며, 전송 게이트(47, 48)로 구성된 선택부의 동작을 제어한다.

도 4에서, 내부클락 발생장치는 증폭기(41)와, 주파수 증배 장치(40)와, 선택부(47, 48)와 클락 딜레이부(49)를 구비한다.

증폭기(41)는 2 입력 단자를 통하여 외부클락신호(CLK, /CLK)를 수신하여 증폭한다.

주파수 증배 장치(40)는 외부클락신호(CLK) 및 이와 위상이 반전되고 일정 시간 지연(도 5의 tCKD)된 외부클락신호(/CLK)를 수신하여 상기 외부클락신호의 주파수보다 높은 주파수를 갖는 클락신호(CLK2_CLK)를 출력한다. 본 발명의 경우, 클락신호(CLK2_CLK)의 주파수는 외부클락신호(CLK)의 주파수보다 2 배정도이다.

구성에 있어서, 주파수 증배 장치(40)는 외부클락신호(CLK)와 기준전압(VREF)을 수신하는 증폭기(42)와, 외부클락신호의 반전 신호(/CLK)와 기준전압(VREF)을 수신하는 증폭기(43)와, 증폭기(42)의 출력신호(OUT1T)와 증폭기(43)의 출력신호(OUT2T)의 반전신호(OUT2B)를 수신하는 낸드 게이트(44)와, 증폭기(42)의 출력신호의 반전 신호(OUT1B)와 증폭기(43)의 출력신호(OUT2T)를 수신하는 낸드 게이트(45)와, 낸드 게이트(44, 45)의 출력 신호(QB0, QB1)를 수신하는 낸드 게이트(46)를 구비한다.

도시된 바와같이, 증폭기(42, 43)는 테스트 모드를 결정하는 제어 신호(TCKDBL)에 의하여 인에이블되며, 이 제어 신호는 낸드 게이트(TCKDBL)에도 인가된다. 인버터(INV1)는 증폭기(42)의 출력신호를 반전시키며, 인버터(INV2)는 증폭기(43)의 출력신호를 반전시킨다.

다음, 선택부는 전송 게이트(47, 48)로 구성되면, 전송 게이트는 제어 신호(TCKDBL)에 의하여 그 동작이 제어된다. 제어 신호(TCKDBL)가 로우 레벨인 경우(테스트 모드가 아닌 경우) 전송 게이트(47)가 턴온되며, 제어 신호(TCKDBL)가 하이 레벨인 경우(테스트 모드인 경우) 전송 게이트(48)가 턴온된다. 따라서, 테스트 모드가 아닌 경우에는 증폭기(41)의 출력신호가 선택부의 출력신호(PCLK)가 되며, 테스트 모드인 경우에는 주파수 증배 장치(40)의 출력신호(CLK2_CLK)가 선택부의 출력신호(PCLK)가 된다.

선택부의 출력신호(PCLK)는 클럭 딜레이부(49)에 인가된다. 클럭 딜에이부의 구성은 도 2의 회로 구성과 실징적으로 동일하다. 클럭 딜레이부(49)의 출력 신호는 ICLKB로 표시되며, 그 파형도의 일예는 도 5에 도시되어 있다. 클럭 딜레 이부의 출력신호는 반도체 장치의 내부클락으로 사용된다.

도 5는 도 4에 도시된 회로의 신호 파형도의 일예이다.

도 5는 주파수 증배 장치에 인가되는 외부클락신호의 파형도와 그 출력신호의 파형도 및 클락 딜레이부의 출력 파형도만을 구체적으로 도시하고 있다. 즉, 테스트 모드시의 신호 파형도를 위주로 하여 보여 주고 있다.

도 5에서, tCKD는 외부클락신호(CLK)와 외부클락신호(/CLK)간의 지연 시간을 나타내며, tD1은 실질적으로 외부클락신호의 라이징 에지에 동기되어 출력되는 ICLKB의 폴링 에지까지의 시간을 나타내고, tD2는 실질적으로 외부클락신호의 폴링 에지에 동기되어 출력되어 ICLKB의 다음 번 폴링 에지까지의 시간을 나타낸다. 도시된 바와같이, ICLKB의 주파수는 대략 CLK의 2 배이다.

도 5에서, tW1, tW2는 ICLKB의 로우 레벨 펄스 폭을 나타낸다. 바람직한 실시예의 일예로는 이들 펄스 폭이 동일할 것이 요구된다. 이들 펄스 폭을 동일하게 하기 위하여는 tCLD의 시간이 (0.5*tCKH)+(0.5*SLEW)가 되어야 한다. 여기서, SLEW는 외부클락신호(CLK)가 로우에서 하이로 천이할 때의 그 기울기를 나타낸다.

본 발명은 테스트 모드시 반도체 장치에 인가되는 외부클락신호의 주파수를 2 배로 증대하여 반도체 장치의 내부에 인가함으로써 성능이 낮은 테스트 장치로서 성능이 개성된 메모리 장치를 테스트할 수 있는 방법을 제시하였다.

본 발명의 기술적 사상을 변형하는 경우, 주파수 증배 장치의 회로 구성을 변경하여 입력되는 외부클락신호의 주파수보다 3 배 또는 4 배 이상의 주파수를 갖는 신호를 발생할 수 있도록 할 수 있다.

이상에서 알 수 있는 바와같이, 본 발명의 기술을 이용하는 경우 저성능 테스트 장치를 사용하여 고성능 반도체 장치를 테스트할 수 있다.

Claims (6)

1. 삭제
2. 제 1 외부클락신호와 기준전압을 수신하는 제 1 증폭기와,

   상기 제 1 외부클락신호와 위상이 반전된 제 2 외부클락신호와 상기 기준전압을 수신하는제 2 증폭기와,

   상기 제 1 증폭기의 출력신호와 상기 제 2 증폭기의 출력신호의 반전신호를 수신하는 제 1 낸드 게이트와,

   상기 제 1 증폭기의 출력신호의 반전 신호와 상기 제 2 증폭기의 출력신호를 수신하는제 2 낸드 게이트와,

   상기 제 1 및 제 2 낸드 게이트의 출력 신호를 수신하는 제 3 낸드 게이트를 구비하는 주파수 증배 장치를 포함하고,

   상기 제 3 낸드 게이트의 출력신호의 주파수는 상기 제 1 외부클락신호의 주파수보다 2배인 것을 특징으로 하는 내부 클락 발생 장치.
3. 제 2 항에 있어서,

   상기 제 1 외부클락신호와 제 2 외부클락신호를 수신하는 제 3 증폭기와,

   상기 제 3 증폭기의 출력신호와 상기 주파수 증배 장치의 출력중의 하나를 선택하는 선택부를 더 구비하는 것을 특징으로 하는 내부 클락 발생 장치.
4. 제 2 항에 있어서, 상기 제 1 및 제 2 증폭기는 제어 신호에 의하여 인에이블되며, 상기 제어 신호는 상기 제 1 및 제 2 낸드 게이트에 인가되는 것을 특징으로 하는 내부클락 발생 장치.
5. 제 3 항에 있어서,

   상기 선택부로부터 출력되는 클락신호를 수신하여 일정 시간 지연 시켜 출력하는 클락 딜레이부를 더 구비하며,

   상기 클락 딜레이부의 출력신호는 반도체 장치의 내부클락으로 사용되는 것을 특징으로 하는 내부 클락 발생 장치.
6. 제 5 항에 있어서,

   상기 클락 딜레이부는

   상기 선택부로부터 출력되는 신호를 수신하는 낸드 게이트와,

   상기 선택부로부터 출력되는 신호를 수신하여 일정 시간 지연시킨 후 이를 상기 낸드 게이트에 인가하는 딜레이부와,

   상기 낸드 게이트의 출력신호를 수신하여 버퍼링하는 버퍼 수단으로 구성되 는 것을 특징으로 하는 내부 클락 발생 장치.

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