KR20100114390A - 지연 고정 루프 회로 - Google Patents

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KR20100114390A
KR20100114390A KR1020090032899A KR20090032899A KR20100114390A KR 20100114390 A KR20100114390 A KR 20100114390A KR 1020090032899 A KR1020090032899 A KR 1020090032899A KR 20090032899 A KR20090032899 A KR 20090032899A KR 20100114390 A KR20100114390 A KR 20100114390A
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주식회사 하이닉스반도체
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Abstract

본 발명은 활성화 제어신호에 따라 선택적으로 활성화되고, 지연 제어신호에 따라 가변된 단위 지연시간만큼 입력신호를 지연시켜 출력하는 복수개의 딜레이 셀을 구비하는 딜레이 라인; 상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부; 상기 위상 비교결과에 따라 상기 활성화 제어신호를 생성하는 제어부; 및 카스 레이턴시(CAS Latency) 정보를 이용하여 상기 지연 제어신호를 생성하는 지연 제어신호 생성부를 구비하는 지연 고정 루프 회로를 제공한다.
Figure P1020090032899
딜레이 라인, 딜레이 셀, 클럭

Description

지연 고정 루프 회로{Delay Locked Loop Circuit}
본 발명은 반도체 회로에 관한 것으로서, 특히 지연 고정 루프 회로에 관한 것이다.
반도체 메모리 장치는 외부 클럭 신호(CLK)와 데이터 출력 신호(DQ, DQS)의 위상을 동기시키기 위하여 지연 고정 루프 회로(Delay Locked Loop Circuit)를 사용한다.
도 1은 종래의 기술에 따른 지연 고정 루프 회로(100)의 블록도이다.
종래의 기술에 따른 지연 고정 루프 회로(100)는 도 1에 도시된 바와 같이, 제 1 클럭 버퍼(110), 제 2 클럭 버퍼(120), 제 1 딜레이 라인(130), 제 2 딜레이 라인(140), 제 1 드라이버(150), 제 2 드라이버(160), 리플리카 딜레이(Replica Delay)(170), 위상 비교기(180), 레지스터 제어기(190), 및 쉬프트 레지스터(200)를 구비한다.
상기 제 1 클럭 버퍼(110)와 제 2 클럭 버퍼(120)는 외부 클럭 신호(CLK)와 반전된 외부 클럭 신호(CLK)를 입력받아 제 1 내부 클럭 신호(FCLK, RCLK)를 생성한다.
상기 제 1 딜레이 라인(130) 및 제 2 딜레이 라인(140)은 상기 제 1 내부 클럭 신호(FCLK, RCLK)를 활성화 제어신호(CTRL<0:N>)에 해당하는 지연량 만큼 지연시켜 제 2 내부 클럭 신호(iFCLK, iRCLK)를 출력한다.
상기 리플리카 딜레이(170)는 상기 제 2 내부 클럭 신호(iRCLK)를 지연 고정 루프 회로의 신호처리 시간을 모델링한 지연량 만큼 지연시켜 제 3 내부 클럭 신호(FBCLK)를 출력한다.
상기 위상 비교기(180)는 상기 제 1 내부 클럭 신호(RCLK)와 상기 제 3 내부 클럭 신호(FBCLK)의 위상을 비교하여 그 비교결과 신호(CTRL)를 출력한다.
상기 레지스터 제어기(190)는 상기 비교결과 신호(CTRL)에 따라 레지스터 제어신호(SR: Shift Right, SL: Shift Left)를 출력한다.
상기 쉬프트 레지스터(200)는 상기 레지스터 제어신호(SR: Shift Right, SL: Shift Left)에 따라 초기 레지스터값을 우측 또는 좌측으로 쉬프트 시켜 상기 활성화 제어신호(CTRL<0:N>)를 출력한다.
상기 구성들의 반복적인 동작에 의해 지연 고정 동작이 완료되면 그에 해당하는 제 2 내부 클럭 신호(iFCLK, iRCLK)가 제 1 드라이버(150) 및 제 2 드라이버(160)를 통해 지연 고정 루프 클럭신호(FCLKDLL, RCLKDLL)로서 출력된다.
도 2는 종래의 기술에 따른 제 1 딜레이 라인(130)의 블록도이다.
종래의 기술에 따른 제 1 딜레이 라인(130)은 도 2에 도시된 바와 같이, 동일한 구성을 갖는 딜레이 셀(300)을 복수개 구비하며, 상기 활성화 제어신호(CTRL<0:N>) 중에서 활성화된 비트가 입력되는 딜레이 셀(300)의 수에 따라 제 1 딜레이 라인(130)의 지연량이 결정된다. 상기 제 2 딜레이 라인(140)은 제 1 딜레이 라인(130)과 동일하게 구성된다.
도 3은 도 2의 딜레이 셀(300)의 회로도이다.
종래의 기술에 따른 딜레이 셀(300)은 도 3에 도시된 바와 같이, 두 개의 낸드 게이트(ND1, ND2)를 구비한다. 상기 낸드 게이트(ND1)의 두 입력단 중 하나에는 제어신호(CTRL0)가 입력된다. 상기 제어신호(CTRL0)가 하이 레벨인 경우 상기 낸드 게이트(ND1, ND2)가 인버터로 동작하여 입력신호를 단위 지연시간만큼 지연시켜 출력한다.
상술한 바와 같이, 종래의 기술에 따른 지연 고정 루프 회로(100)에서 사용되는 딜레이 셀(300)은 고정된 단위 지연시간으로 입력 신호를 지연시켜 출력하도록 구성된다.
따라서 딜레이 셀(300)의 단위 지연시간에 따라 클럭 시간(tCK)의 영역별로 지터(jitter)가 증가하거나 동작범위가 제한되는 문제점이 있다. 즉, 딜레이 셀(300)의 지연시간이 긴 경우 최소 클럭 시간 영역(tCKmin)에서 지터가 증가하고, 딜레이 셀(300)의 지연시간이 짧은 경우 최대 클럭 시간 영역(tCKmax)에서 정상적인 동작을 보장할 수 없는 문제가 발생하게 된다.
본 발명은 지터 증가 및 동작범위 제한을 해소할 수 있도록 한 지연 고정 루프 회로를 제공함에 그 목적이 있다.
본 발명에 따른 지연 고정 루프 회로는 활성화 제어신호에 따라 선택적으로 활성화되고, 지연 제어신호에 따라 가변된 단위 지연시간만큼 입력신호를 지연시켜 출력하는 복수개의 딜레이 셀을 구비하는 딜레이 라인; 상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부; 상기 위상 비교결과에 따라 상기 활성화 제어신호를 생성하는 제어부; 및 카스 레이턴시(CAS Latency) 정보를 이용하여 상기 지연 제어신호를 생성하는 지연 제어신호 생성부를 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 루프 회로는 클럭 시간의 변동에 대응하여 딜레이 셀의 단위 지연시간의 가변이 가능하므로 지터 감소 및 넓은 동작범위 확보가 가능하여 지연 고정 루프 회로의 동작 신뢰성 및 성능을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 지연 고정 루프 회로(400)의 블록도이다.
도 4에 도시된 바와 같이, 본 발명에 따른 지연 고정 루프 회로(400)는 제 1 클럭 버퍼(110), 제 2 클럭 버퍼(120), 제 1 딜레이 라인(500), 제 2 딜레이 라인(600), 제 1 드라이버(150), 제 2 드라이버(160), 리플리카 딜레이(Replica Delay)(170), 위상 비교기(180), 레지스터 제어기(190), 쉬프트 레지스터(200) 및 지연 제어신호 생성부(700)를 구비한다.
상기 제 1 클럭 버퍼(110), 제 2 클럭 버퍼(120), 제 1 드라이버(150), 제 2 드라이버(160), 리플리카 딜레이(Replica Delay)(170), 위상 비교기(180), 레지스터 제어기(190) 및 쉬프트 레지스터(200)는 도 1에 도시된 종래기술과 동일하게 구성할 수 있다.
상기 제 1 딜레이 라인(500)과 제 2 딜레이 라인(600)에 공통적으로 지연 제어신호(CL_DLY<1:2>)가 입력된다. 상기 제 1 딜레이 라인(500)은 종래와 달리, 지연 제어신호(CL_DLY<1:2>)에 따라 단위 지연시간의 가변이 가능하도록 구성된다. 상기 제 2 딜레이 라인(600)은 상기 제 1 딜레이 라인(500)과 동일하게 구성할 수 있다.
도 5는 도 4의 제 1 딜레이 라인(500)의 블록도이다.
도 5에 도시된 바와 같이, 제 1 딜레이 라인(500)은 복수개의 딜레이 셀(510)을 구비한다. 상기 복수개의 딜레이 셀(510)은 활성화 제어신호(CTRL<0:N>)에 따라 활성화되고, 지연 제어신호(CL_DLY<1:2>)에 따라 각각의 단위 지연시간이 가변된다.
도 6은 도 5의 딜레이 셀(510)의 회로도이다.
상기 복수개의 딜레이 셀(510)은 동일하게 구성할 수 있다. 따라서 활성화 제어신호(CTRL<0>)를 입력 받는 딜레이 셀(510)의 구성을 살펴보면, 도 6에 도시된 바와 같이, 제 1 낸드 게이트(ND11), 제 2 낸드 게이트(ND12), 제 1 및 제 2 제어 지연부(511, 512)를 구비한다. 상기 제 1 및 제 2 제어 지연부(511, 512)는 동일하게 구성할 수 있다.
상기 제 1 낸드 게이트(ND11)는 두 개의 입력단을 통해 활성화 제어신호(CTRL<0:N>)와 입력 신호(IN)를 각각 입력 받는다. 상기 제 1 낸드 게이트(ND11)는 상기 활성화 제어신호(CTRL<0>)가 하이 레벨인 경우 활성화되어 상기 입력신호(IN)를 반전시켜 출력한다.
상기 제 1 제어 지연부(511)는 상기 제 1 낸드 게이트(ND11)의 출력단과 상기 제 2 낸드 게이트(ND12)의 입력단 사이에 연결된 저항(R11) 및 상기 저항(R11) 양단에 소오스와 드레인이 각각 연결되며 게이트에 지연 제어신호(CL_DLY<1>)를 입력 받는 트랜지스터(M11)로 구성된다.
상기 제 1 제어 지연부(511)는 저항(R11) 및 트랜지스터(M11)를 구비한다. 상기 제 1 제어 지연부(511)는 상기 지연 제어신호(CL_DLY<1>)가 로우 레벨이면 트랜지스터(M11)가 턴 온 되어 상기 저항(R11)을 경유하지 않는 별도의 신호경로를 형성한다. 즉, 제 1 제어 지연부(511)는 지연 제어신호(CL_DLY<1>)가 로우 레벨이면 상기 제 1 낸드 게이트(ND11)의 출력 신호가 상기 저항(R11)을 경유하지 않고 턴 온 상태인 트랜지스터(M11)의 소오스 및 드레인 영역을 거쳐 제 2 낸드 게이트(ND12)에 입력되도록 한다. 턴 온 상태인 트랜지스터(M11)의 소오스 및 드레인 영역의 저항값은 상기 저항(R11)의 저항값에 비해 무시할 수 있을 정도로 작은 값이다. 따라서 상기 지연 제어신호(CL_DLY<1>)가 로우 레벨인 경우 제 1 낸드 게이트(ND11)의 출력 신호가 지연시간 없이 제 2 낸드 게이트(ND12)에 입력되도록 한다.
한편, 상기 제 1 제어 지연부(511)는 상기 지연 제어신호(CL_DLY<1>)가 하이 레벨이면 트랜지스터(M11)가 턴 오프 된다. 상기 트랜지스터(M11)가 턴 오프 되므로 상기 제 1 낸드 게이트(ND11)의 출력 신호가 상기 저항(R11)에 따른 지연시간 만큼 지연되어 제 2 낸드 게이트(ND12)에 입력되도록 한다.
상기 제 2 낸드 게이트(ND12)는 두 개의 입력단 중 하나를 통해 상기 지연 제어부(511)의 출력 신호를 입력 받고, 나머지 입력단에는 전원 전압(예를 들어, VDD)을 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 지연 제어부(511)의 출력 신호를 반전시켜 출력한다.
상기 제 2 제어 지연부(512)는 저항(R12) 및 트랜지스터(M12)를 구비한다. 상기 제 2 제어 지연부(512)는 상기 지연 제어신호(CL_DLY<2>)가 로우 레벨이면 상기 제 2 낸드 게이트(ND12)의 출력 신호가 턴 온 상태인 트랜지스터(M12)의 소오스 및 드레인 영역을 거쳐 출력되도록 한다. 따라서 상기 지연 제어신호(CL_DLY<2>)가 로우 레벨인 경우 제 2 낸드 게이트(ND12)의 출력 신호가 지연시간 없이 다음 단의 딜레이 셀에 입력되도록 한다.
한편, 상기 제 2 제어 지연부(512)는 상기 지연 제어신호(CL_DLY<2>)가 하이 레벨이면 제 2 낸드 게이트(ND12)의 출력 신호가 상기 저항(R12)에 따른 지연시간 만큼 지연되어 다음 단의 딜레이 셀에 입력되도록 한다.
본 발명은 상기 딜레이 셀(510)을 이루는 제 1 낸드 게이트(ND11), 제 2 낸드 게이트(ND12) 및 저항들(R11, R12)의 총 지연시간이 상기 도 3에 도시된 딜레이 셀(300)의 단위 지연시간과 동일하도록 상기 딜레이 셀(510)을 설계 할 수 있다.
도 7은 도 4의 지연 제어신호 생성부(700)의 회로도이다.
상기 지연 제어신호 생성부(700)는 카스 레이턴시(CAS Latency)(CL<1:5>)에 따라 상기 지연 제어신호(CL_DLY<1:2>)를 생성하도록 구성된다. 상기 카스 레이턴시(CL<1:5>)는 반도체 메모리 장치가 CL1, CL1.5, CL2, CL3, CL4 및 CL5의 카스 레이턴시 값들에 맞게 동작 가능하도록 구성된 경우의 예를 든 것이며, 그 이외의 카스 레이턴시에 대해서도 적용 가능하다.
[표 1]
CL1
or
CL1.5		 CL2
or
CL3		 CL4
or
CL5		 CLcon1 CLcon2 CLcon3 CL_DLY1 CL_DLY2
H L L H H L H H
L H L H L H L H
L L H L H H L L
상기 지연 제어신호 생성부(700)는 제 1 조합부(710) 및 제 2 조합부(720)를 구비하며, 제 1 조합부(710) 및 제 2 조합부(720)는 표 1의 진리 테이블에 맞도록 구성되었다.
상기 지연 제어신호(CL_DLY<1:2>)가 하이 레벨인 경우, 상기 지연 제어신호(CL_DLY<1:2>)를 입력 받는 도 6의 트랜지스터(M11, M12)가 턴 오프 되며, 상기 지연 제어신호(CL_DLY<1:2>)가 로우 레벨인 경우, 상기 도 6의 트랜지스터(M11, M12)가 턴 온 된다.
상기 도 6의 트랜지스터(M11, M12)가 턴 오프 될 경우에 비해, 턴 온 될 경우, 각 딜레이 셀(510)의 단위 지연시간은 감소한다. 물론 트랜지스터(M11, M12) 두 개가 모두 턴 온 되는 경우, 트랜지스터(M11, M12) 중에서 어느 하나만이 턴 온 되는 경우에 비해 각 딜레이 셀(510)의 단위 지연시간은 더욱 감소한다.
상술한 표 1과 도 6 및 도 7을 통해 알 수 있는 바와 같이, 본 발명은 지연 카스 레이턴시 값이 증가함에 따라 상기 딜레이 셀(510) 각각의 단위 지연시간을 감소시키기 위한 상기 지연 제어신호(CL_DLY<1:2>)를 생성하도록 제어신호 생성부(700)를 구성한 것이다.
상기 제 1 조합부(710)는 서로 다른 값을 갖는 복수개의 카스 레이턴시 값들(CL1, CL1.5, CL2, CL3, CL4 및 CL5)을 조합하여 복수개의 예비 지연 제어신호(CLcon1, CLcon2, CLcon3)를 생성하도록 구성된다. 상기 제 1 조합부(710)는 상기 표 1에 맞도록 제 1 내지 제 3 노아 게이트(NR11, NR12, NR13)로 구성할 수 있다.
본 발명의 실시예에서는 상기 복수개의 카스 레이턴시 값들(CL1, CL1.5, CL2, CL3, CL4 및 CL5)을 그 크기에 따라 상위, 중간 및 하위로 구분하였으며, 카스 레이턴시 값들(CL1, CL1.5)을 하위, 카스 레이턴시 값들(CL2, CL3)을 중간, 그리고 카스 레이턴시 값들(CL4, CL5)을 상위로 구분하였다. 카스 레이턴시 값들이 더욱 다양하더라도 상술한 방식으로 구분하여 회로를 구성하면 된다.
카스 레이턴시 값이 클수록 딜레이 셀(510)의 단위 지연시간을 적게 설정해야 상술한 종래기술의 문제점들 즉, 지터 증가 및 동작범위 제한을 해소할 수 있다. 따라서 본 발명은 표 1과 같은 논리에 맞도록 지연 제어신호 생성부(700)를 구성한 것이다.
상기 제 1 조합부(710)는 상기 중간에 해당하는 카스 레이턴시 값들(CL2, CL3)을 제 2 노아 게이트(NR12)에 할당하고, 하위에 해당하는 카스 레이턴시 값들(CL1, CL1.5)을 제 1 노아 게이트(NR11)에 할당하며, 상위에 해당하는 카스 레이턴시 값들(CL4, CL5)을 제 3 노아 게이트(NR13)에 할당하였다. 상기 제 1 조합부(710)는 카스 레이턴시 값이 CL1 또는 CL1.5로 설정된 경우 예비 지연 제어신호들(CLcon1, CLcon2, CLcon3) 중에서 예비 지연 제어신호(CLcon3) 만을 로우 레벨로 출력하고, 카스 레이턴시 값이 CL2 또는 CL3로 설정된 경우 예비 지연 제어신호(CLcon2) 만을 로우 레벨로 출력하며, 카스 레이턴시 값이 CL4 또는 CL5로 설정된 경우 예비 지연 제어신호(CLcon1) 만을 로우 레벨로 출력한다.
상기 제 2 조합부(720)는 상기 복수개의 예비 지연 제어신호들(CLcon1, CLcon2, CLcon3)을 조합하여 상기 지연 제어신호(CL_DLY<1:2>)를 생성하도록 구성된다. 상기 제 2 조합부(720)는 상기 표 1에 맞도록 제 1 내지 제 3 인버터(IV11 ~ IV13) 및 제 4 내지 제 6 노아 게이트(NR14 ~ NR16)로 구성할 수 있다.
도 8은 본 발명에 따른 딜레이 셀(510)의 출력 파형도이다.
이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.
먼저, 딜레이 셀(510)의 단위 지연시간을 카스 레이턴시 값에 따라 가변시키 는것을 제외하고 전반적인 지연 고정 루프 회로의 동작은 종래기술과 동일하다. 따라서 딜레이 셀(510)의 단위 지연시간을 제어하는 방식을 설명하기로 한다.
도 7의 지연 제어신호 생성부(700)가 표 1에 맞도록 카스 레이턴시 값에 따라 지연 제어신호(CL_DLY<1:2>)를 생성한다.
예를 들어, 카스 레이턴시 값(CL1)이 설정되었다면, 상기 지연 제어신호 생성부(700)는 지연 제어신호(CL_DLY<1:2>)를 모두 하이 레벨로 출력한다.
따라서 도 6의 딜레이 셀(510)의 트랜지스터(M11, M12)가 모두 턴 오프 된다.
상기 트랜지스터(M11, M12)가 모두 턴 오프 되므로 딜레이 셀(510)의 단위 지연시간은 도 8에 도시된 바와 같이, 제 1 낸드 게이트(ND11), 저항(R11), 제 2 낸드 게이트(ND12) 및 저항(R12)에 의한 신호 지연시간 즉, 카스 레이턴시 값(CL1)에 의해 설정된 단위 지연시간(td1)이 된다.
따라서 딜레이 셀(510)은 입력 신호(IN)를 상기 단위 지연시간(td1)만큼 지연시켜 출력한다.
한편, 카스 레이턴시 값(CL2)이 설정되었다면, 상기 지연 제어신호 생성부(700)는 지연 제어신호(CL_DLY<1:2>)를 각각 로우 레벨과 하이 레벨로 출력한다.
따라서 도 6의 딜레이 셀(510)의 트랜지스터(M11)는 턴 온 되고, 트랜지스터(M12)는 턴 오프 된다.
상기 트랜지스터(M11, M12)가 각각 턴 온, 턴 오프 되므로 딜레이 셀(510)의 단위 지연시간은 도 8에 도시된 바와 같이, 제 1 낸드 게이트(ND11), 제 2 낸드 게 이트(ND12) 및 저항(R12)에 의한 신호 지연시간 즉, 카스 레이턴시 값(CL2)에 의해 설정된 단위 지연시간(td2)이 된다.
따라서 딜레이 셀(510)은 입력 신호(IN)를 상기 단위 지연시간(td1)에 비해 감소된 단위 지연시간(td2)만큼 지연시켜 출력한다.
한편, 카스 레이턴시 값(CL4)이 설정되었다면, 상기 지연 제어신호 생성부(700)는 지연 제어신호(CL_DLY<1:2>)를 모두 로우 레벨로 출력한다.
따라서 도 6의 딜레이 셀(510)의 트랜지스터(M11, M12)는 모두 턴 온 된다.
상기 트랜지스터(M11, M12)가 모두 턴 온 되므로 딜레이 셀(510)의 단위 지연시간은 도 8에 도시된 바와 같이, 제 1 낸드 게이트(ND11) 및 제 2 낸드 게이트(ND12)에 의한 신호 지연시간 즉, 카스 레이턴시 값(CL4)에 의해 설정된 단위 지연시간(td3)이 된다.
따라서 딜레이 셀(510)은 입력 신호(IN)를 상기 단위 지연시간(td2)에 비해 감소된 단위 지연시간(td3)만큼 지연시켜 출력한다.
도 8에 도시된 바와 같이, 본 발명은 카스 레이턴시 값이 증가할 수록 딜레이 셀(510)의 단위 지연시간을 td1, td2, td3 와 같은 순으로 감소시켜 입력 신호(IN)를 지연시키는 동작을 수행한다. 결국, 카스 레이턴시 값에 따라 제 1 딜레이 라인(500) 및 제 2 딜레이 라인(600)의 지연시간을 가변시킬 수 있으므로 지터 증가 및 동작범위 제한과 같은 종래기술의 문제점을 완벽하게 해소할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 지연 고정 루프 회로(100)의 블록도,
도 2는 도 1의 제 1 딜레이 라인(130)의 블록도,
도 3은 도 2의 딜레이 셀(300)의 회로도,
도 4는 본 발명에 따른 지연 고정 루프 회로(400)의 블록도,
도 5는 도 4의 제 1 딜레이 라인(500)의 블록도,
도 6은 도 5의 딜레이 셀(510)의 회로도,
도 7은 도 4의 지연 제어신호 생성부(700)의 회로도이고,
도 8은 본 발명에 따른 딜레이 셀(510)의 출력 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110: 제 1 클럭 버퍼 120: 제 2 클럭 버퍼
130, 500: 제 1 딜레이 라인 140, 600: 제 2 딜레이 라인
150: 제 1 드라이버 160: 제 2 드라이버
170: 리플리카 딜레이 180: 위상 비교기
190: 레지스터 제어기 200: 쉬프트 레지스터
300, 510: 딜레이 셀 700: 지연 제어신호 생성부

Claims (7)

  1. 활성화 제어신호에 따라 선택적으로 활성화되고, 지연 제어신호에 따라 가변된 단위 지연시간만큼 입력신호를 지연시켜 출력하는 복수개의 딜레이 셀을 구비하는 딜레이 라인;
    상기 입력신호와 상기 딜레이 라인의 출력신호의 위상을 비교하여 위상 비교결과를 출력하는 위상 비교부;
    상기 위상 비교결과에 따라 상기 활성화 제어신호를 생성하는 제어부; 및
    카스 레이턴시(CAS Latency) 정보를 이용하여 상기 지연 제어신호를 생성하는 지연 제어신호 생성부를 구비하는 지연 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 딜레이 셀은
    상기 활성화 제어신호에 따라 활성화되어 입력단을 통해 상기 입력신호를 입력받는 제 1 논리소자,
    상기 제 1 논리소자의 출력을 지연시켜 출력단으로 출력하는 제 2 논리소자, 및
    상기 입력단과 상기 출력단 사이의 신호경로에 연결되어 상기 지연 제어신호에 따라 상기 입력신호를 지연시키도록 구성된 적어도 하나의 제어 지연부를 구비하는 지연 고정 루프 회로.
  3. 제 2 항에 있어서,
    상기 제어 지연부는
    상기 신호경로 사이에 연결된 저항 소자, 및
    상기 저항 소자 양단에 연결되고 상기 지연 제어신호에 따라 상기 저항 소자를 경유하지 않는 별도의 신호경로를 형성하도록 구성된 스위칭 소자를 구비하는 지연 고정 루프 회로.
  4. 제 1 항에 있어서,
    상기 지연 제어신호 생성부는
    카스 레이턴시 값이 증가함에 따라 상기 복수개의 딜레이 셀 각각의 단위 지연시간을 감소시키기 위한 상기 지연 제어신호를 생성하도록 구성되는 지연 고정 루프 회로.
  5. 제 4 항에 있어서,
    상기 지연 제어신호 생성부는
    서로 다른 값을 갖는 복수개의 카스 레이턴시 정보를 조합하여 복수개의 예비 지연 제어신호를 생성하는 제 1 조합부, 및
    상기 복수개의 예비 지연 제어신호를 조합하여 상기 지연 제어신호를 생성하는 제 2 조합부를 구비하는 지연 고정 루프 회로.
  6. 제 5 항에 있어서,
    상기 제 1 조합부는
    상기 복수개의 카스 레이턴시들을 그 값의 크기에 따라 구분하여 조합한 결과를 상기 복수개의 예비 지연 제어신호로서 생성하도록 구성되는 지연 고정 루프 회로.
  7. 제 1 항에 있어서,
    상기 제어부는
    상기 위상 비교부에서 출력된 위상 비교결과에 따라 쉬프트 신호를 출력하는 레지스터 제어기, 및
    상기 쉬프트 신호에 따라 상기 활성화 제어신호를 출력하는 쉬프트 레지스터를 구비하는 지연 고정 루프 회로.
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KR20140113105A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 듀얼 지연동기회로를 가지는 동기 반도체 메모리 장치 및 듀얼 지연동기회로의 운영방법

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