KR20100076751A - 반도체 메모리의 데이터 입력장치 및 그 제어방법 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 입력데이터를 버퍼링하기 위한 반도체 메모리의 데이터입력장치 및 그 제어방법에 관한 것이다. 본 발명에 따른 반도체 메모리의 데이터입력장치는, 데이터를 입력하는 입력수단; 상기 입력 데이터를 차동신호로 변환시키기 위한 프리차지 전압을 공급하기 위한 프리차지수단; 상기 입력수단과 프리차지수단의 동작을 가능케하기 위한 인에이블수단; 스탠바이모드에서 상기 인에이블수단의 전류량 제어를 위한 제어수단을 포함하는 것을 특징으로 한다. 상기 특징에 따르면 본 발명은 대기상태에서 어드레스 수신동작을 제어하여 어드레스 수신에 따른 토글 전류량을 감소시키므로서, 반도체 메모리의 파워 소모량을 절감하는 효과를 얻는다.
반도체, 메모리장치, 데이터 입력, 스탠바이모드, 어드레스 수신, 전류

Description

반도체 메모리의 데이터 입력장치 및 그 제어방법{DATA INPUTTING APPARATUS FOR SEMICONDUCTOR MEMORY AND THEREOF CONTROL METHOD}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 입력데이터를 버퍼링하기 위한 반도체 메모리의 데이터입력장치 및 그 제어방법에 관한 것이다.
현대 사회에서 대부분의 전자 제품에서는 반도체 메모리를 사용하고 있다. 가령, 개인용 컴퓨터(PC), 텔레비전, 오디오 기기, 통신 기기 등 많은 전자 제품에 반도체 메모리가 사용된다. 이와 같이 다양한 분야에서 사용되는 반도체 메모리는 다른 전자 소자들 또는 전자 기기들로부터 데이터를 수신하여 저장하고, 저장된 데이터를 요구에 의해 다른 전자 소자들 또는 전자 기기들로 제공한다. 따라서 반도체 메모리는 다른 전자 소자들과 반도체 메모리간 데이터의 입력 및 출력에 관련된 회로 또는 장치를 필요로 한다. 즉, 다른 전자 소자 또는 전자 기기들과 데이터를 주고받기 위한 회로 또는 장치를 필요로 한다.
반도체 메모리로 데이터를 저장하기 위해서는 다른 장치로부터 수신되는 데 이터를 임시로 저장하는 입력 버퍼(input buffer)가 사용된다. 이러한 입력 버퍼 회로는 외부의 다른 전자 소자 또는 전자 기기로부터 데이터를 받아들이며, 또한 외부에서 입력되는 데이터를 증폭시켜서 반도체 메모리에서 처리할 수 있는 레벨(CMOS level)로 변환시켜주는 역할을 하고 있다.
이를 도 1을 참조하여 살펴보기로 한다.
도 1은 종래 반도체 메모리에서 입력 버퍼에서 차동 신호를 출력으로 생성하기 위한 회로도이다.
입력 신호(INPUT)를 게이트로 인가받는 NMOS 트랜지스터(N3)와 기준 신호(VREF)를 게이트로 입력받는 NMOS 트랜지스터(N2)를 가지며, 상기 NMOS 트랜지스터(N3)와 NMOS 트랜지스터(N2)의 소스단이 함께 연결되어 NMOS 트랜지스터(N1)를 통해 전류가 흐르게 된다. 상기 NMOS 트랜지스터(N3)의 드레인단에서 출력신호(RX_OUTB)가 출력되고, 상기 출력신호는 직렬 연결된 인버터(IV1)을 통해 출력된다.
상기 두개의 NMOS 트랜지스터(N2,N3)의 드레인단에는 각각 PMOS 트랜지스터(P1,P2)가 직렬 연결되고 있다. 상기 두개의 PMOS 트랜지스터(P1,P2)는 게이트단자를 연결한 전류 미러형으로 구성되고, 각 소스단을 통해서 외부 공급전원(VDD)을 제공받는다.
그리고 상기 NMOS 트랜지스터(N1)는, 상기 구성으로 이루어진 차동 증폭기의 동작을 인에이블시키거나 또는 디스에이블시키는 제어를 수행한다. 즉, 상기 NMOS 트랜지스터(N1)가 턴-온 동작되면, 상기 NMOS 트랜지스터(N1)를 경유하여 접지전원(VSS)까지 전류 통로가 형성되면서 상기 차동 증폭기가 동작이 가능한 상태가 된다. 반대로 상기 NMOS 트랜지스터(N1)가 턴-오프 동작되면, 접지전원(VSS)까지 전류 통로가 차단되면서 상기 차동 증폭기가 동작이 차단된다. 따라서 상기 NMOS 트랜지스터(N1)의 게이트단자로 인에이블신호(ENABLE)가 입력되고, 상기 인에이블신호는 클럭인에이블바신호(CLKB)와 접지신호(VSS)를 연산하는 노아게이트(NOR1)의 출력으로부터 얻어진다.
상기와 같이 구성되는 종래 반도체 메모리의 데이터 입력장치는, 입력신호(INPUT)와 기준신호(VREF)를 비교하고, 두 신호의 차신호만큼의 출력신호(RX_OUTB)를 발생한다. 이렇게 발생된 출력신호(RX_OUTB)와 인버터(IV1)를 통해서 반전된 신호(OUT)가 출력되어진다. 즉, 종래 반도체 메모리장치의 데이터 입력장치는, 입력신호와 기준신호와의 차신호에 대한 출력을 발생하고, 발생된 출력신호(RX_OUTB)와, 상기 출력신호(RX_OUTB)를 인버팅시켜서 원하는 출력신호(OUT)를 만들어낸다.
한편, 종래 반도체 메모리의 데이터 입력장치는, 외부에서 입력되는 클럭 인에이블신호(CLOCK ENABLE)에 의해 생성된 인에이블신호(ENABLE)가 하이상태가 되었을 때, 외부에서 들어오는 입력이 기준전압(VREF)보다 크면 하이신호를 발생하고, 기준전압보다 작으면 로우신호를 발생한다.
반대로 종래 반도체 메모리의 데이터 입력장치는, 외부에서 입력되는 클럭 인에이블신호(CLOCK ENABLE)에 의해 생성된 인에이블신호(ENABLE)가 로우상태 일 때, 상기 NMOS 트랜지스터(N1)가 턴-오프 상태가 되면서 전류가 흐르지 않아 외부에서 들어오는 입력신호에 상관없이 동작하지 않게 된다.
도 2는 클럭신호에 의해서 인에이블신호가 생성되는 것을 보여주고 있다. 즉, 도 2에 도시하고 있는 바와 같이, 클럭신호(CKE)가 하이신호이면, 데이터 입력장치에 입력되는 인에이블신호는 하이레벨이 되므로, 반도체 메모리의 데이터 입력장치는 전류를 소모하게 된다.
도 3은 종래 반도체 메모리의 데이터 입력장치에서 스탠바이 상태에서의 동작 타이밍도이다. 상기 동작 타이밍도를 살펴보면, 클럭신호(CKE)와 외부 커맨드신호(CSB)가 하이상태이고, 다른 외부 커맨드신호(RASB,CASB,WEB)는 2 클럭에 한번, 그리고 어드레스(A)는 4 클럭에 한번씩 토글하면서 전류를 소모하게 된다.
이와 같은 종래 반도체 메모리의 데이터 입력장치의 스탠바이 상태에서 전류 소모량 증가때문에, 도 4에 도시하고 있는 바와 같은 스탠바이 IDD 곡선 특성이 나타난다. 특히 파워 공급 직후에 풀 펌핑동작(FULL PUMPING)에 의하여 IDD 전류곡선에 험프(HUMP)가 발생하고, 그 이후로 IDD 특성은 리니어(LINEAR)하게 증가하게 된다. 따라서 종래 반도체 메모리의 데이터 입력장치는 스탠바이상태에서의 전류 소모량을 조절할 필요성이 요구되고 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 스탠바이 상태에서 소비 전류량을 감소시킬 수 있는 반도체 메모리의 데이터 입력장치 및 그 제어방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 데이터 입력장치는, 데이터를 입력하는 입력수단; 상기 입력 데이터를 차동신호로 변환시키기 위한 프리차지 전압을 공급하기 위한 프리차지수단; 상기 입력수단과 프리차지수단의 동작을 가능케하기 위한 인에이블수단; 스탠바이모드에서 상기 인에이블수단의 전류량 제어를 위한 제어수단을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 데이터 입력장치의 제어방법은, 데이터의 입력이 가능하도록 인에이블시키는 제 1 단계; 스탠바이모드에서 상기 인에이블 동작 전류량을 제어하는 제 2 단계; 데이터를 입력하는 제 3 단계; 입력된 데이터를 차동신호로 변환해서 출력하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 대기상태에서 어드레스 수신동작을 제어하여 어드레스 수신에 따른 토글 전류량을 감소시킨다. 따라서 본 발명은 대기상태에서 소모전류량을 감소시키는 효과와 나아가 반도체 메모리의 파워 소모량을 절감하는 효과를 얻는다.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리의 데이터 입력장치 및 그 제어방법에 대해서 자세하게 살펴보기로 한다.
도 5는 본 발명의 실시예에 따른 반도체 메모리의 데이터 입력장치의 구성도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명은 입력 신호(INPUT)를 게이트로 인가받는 NMOS 트랜지스터(N14)와 기준 신호(VREF)를 게이트로 입력받는 NMOS 트랜지스터(N13)를 포함한다. 상기 NMOS 트랜지스터(N13)와 NMOS 트랜지스터(N14)의 소스단이 함께 연결되어 NMOS 트랜지스터(N11) 또는 NMOS 트랜지스터(N12)를 통해 접지전원(VSS)으로 전류가 흐르게 된다. 상기 NMOS 트랜지스터(N14)의 드레인단에서 출력신호(RX_OUTB)가 출력되고, 상기 출력신호는 직렬 연결된 인버터(IV11)을 통해 출력된다.
상기 두개의 NMOS 트랜지스터(N13,N14)의 드레인단에는 각각 PMOS 트랜지스터(P11,P12)가 직렬 연결되고 있다. 상기 두개의 PMOS 트랜지스터(P11,P12)는 게이트단자를 연결한 전류 미러형으로 구성되고, 각 소스단을 통해서 외부 공급전원(VDD)을 제공받는다.
그리고 상기 NMOS 트랜지스터(N11)와 NMOS 트랜지스터(N12)는, 상기 구성으로 이루어진 차동 증폭기의 동작을 인에이블시키거나 또는 디스에이블시키는 제어를 수행한다. 즉, 상기 NMOS 트랜지스터(N11)가 턴-온 동작되면, 상기 NMOS 트랜지스터(N11)를 경유하여 접지전원(VSS)까지 전류 통로가 형성되면서 상기 차동 증폭기가 동작이 가능한 상태가 된다. 마찬가지로 상기 NMOS 트랜지스터(N12)가 턴-온 동작되면, 상기 NMOS 트랜지스터(N12)를 경유하여 접지전원(VSS)까지 전류 통로가 형성되면서 상기 차동 증폭기가 동작이 가능한 상태가 된다. 그러나 상기 NMOS 트랜지스터(N11) 또는 NMOS 트랜지스터(N12)가 모두 턴-오프 동작되면, 접지전원(VSS)까지 전류 통로가 차단되면서 상기 차동 증폭기가 동작이 차단된다.
상기 NMOS 트랜지스터(N11)를 턴-온 동작시키는 인에이블신호(ENABLE1)와 NMOS 트랜지스터(N12)를 턴-온 동작시키는 인에이블신호(ENABLE2)는 도 6에 도시하고 있는 바와 같이 서로 다른 소스신호에 의해 발생된다.
도 6은 도 5에 도시되고 있는 데이터 입력장치를 인에이블상태로 또는 디스에이블상태로 제어하기 위한 두개의 인에이블신호(ENABLE1,ENABLE2)를 발생하기 위한 제어 구성도이다.
우선, 상기 NMOS 트랜지스터(N11)를 동작시키는 인에이블신호(ENABLE1)는 클럭신호(CKE)에 의해서 발생된다. 즉, 클럭신호(CKE)가 인버터(IV12)에서 반전되어져서 신호(CKEB)를 발생하면, 상기 신호(CKEB)와 접지신호(VSS)를 노아연산해서(NOR11) 제 1 인에이블신호(ENABLE1)를 발생한다.
다음, 제 2 인에이블신호(ENABLE2)는, 상기 제 1 인에이블신호와 같은 상태를 유지하거나 또는 다른 상태를 갖는다. 즉, 트랜스미션게이트(T1)가 턴-온 상태를 유지할 때는 상기 제 1,2 인에이블신호는 같은 상태가 된다. 그러나 상기 트랜스미션게이트(T1)가 턴-오프 상태를 갖을때는 상기 제 1 인에이블신호는 앞서 언급하고 있는 바와 같이 클럭신호에 기초해서 발생되지만, 제 2 인에이블신호는 외부 커맨드신호들에 의해서 결정된다.
즉, 상기 NMOS 트랜지스터(N12)를 동작시키는 인에이블신호(ENABLE2)는 외부 커맨드신호들에 의해서 발생된다. 상기 외부 커맨드신호(RASB,CASB,WEB)가 낸드게이트(NA1)에서 연산되고, 상기 외부 커맨드신호(RASB,CASB,WEB)를 인버터들에 의해서 반전시켜서 낸드게이트(NA2)에서 연산시킨다. 상기 두개의 낸드게이트(NA1,NA2)의 출력신호를 각각 인버터(IV13,IV14)를 통해서 노아연산해서(NOR12) 인에이블신호(ENABLE2)를 발생한다.
상기와 같은 과정을 통해서 발생된 인에이블신호(ENABLE1)는, 트랜스미션게이트(T1)를 통해 공급되거나 차단되고, 상기 인에이블신호(ENABLE2)는 트랜스미션게이트(T2)를 통해 공급되거나 차단된다. 그리고 상기 두개의 트랜스미션게이트(T1,T2)의 동작 제어는, 클럭신호(CKE)와 외부 커맨드신호(CSB)를 연산한 낸드게이트(NA3)의 출력신호에 의해서 이루어지고 있다. 즉, 상기 낸드게이트(NA3)의 출력과, 상기 낸드게이트(NA3)의 출력을 반전시킨 신호(IV15)에 의해서 상기 두개의 트랜스미션게이트(T1,T2)를 선택적으로 동작시키고 있다.
결과적으로 상기 낸드게이트(NA3)의 출력신호에 의해서 트랜스미션게이트(T1,T2)의 턴-온/오프 동작이 제어되고, 동시에 제 1,2 인에이블신호의 상태가 결정된다.
다음은 상기 구성으로 이루어진 본 발명에 따른 반도체 메모리의 데이터 입력장치의 동작과정을 살펴보기로 한다.
본 발명에서는 스탠바이 소비 전류량을 감소시키기 위하여 어드레스의 수신동작시에 전류를 제어하는 방식을 사용하고 있다. 일반적으로 반도체 메모리는, 스탠바이 상태에서 언제든지 커맨드와 어드레스를 수신할 수 있는 준비상태를 유지해야만 한다. 따라서 본 발명에서는 스탠바이상태에서 커맨드 어드레스를 수신할 수 있는 준비상태를 해제하는 것이 아니라 전류 구동 능력을 조절(감소)시켜 주는 방식을 사용한다. 이것은 스탠바이 상태에서 어드레스 수신동작 제어가 반도체 메모리의 정상 동작에 영향을 주면 안되기 때문이다.
도 7은 반도체 메모리의 커맨드의 동작 테이블을 나타내고 있다.
즉, 도 7의 진리표에서 확인할 수 있는 바와 같이, 본 발명에서는 클럭신호(CKE)와 외부 커맨드(CSB)가 동시에 하이상태가 되는 기능(SELF REFRESH EXIT, POWER DOWN EXIT, DEVICE DESELECT)과의 관계를 고려해야만 한다.
상기 기능(SELF REFRESH EXIT, POWER DOWN EXIT)의 경우, 다른 커맨드와 상관없이 클럭신호(CKE)에 의해 동작한다. 그리고 상기 기능(DEVICE DESELECT)의 경우, 외부 커맨드신호(CSB)에 의해 결정된다. 따라서 상기 클럭신호(CKE)와 외부 커맨드신호(CSB)가 하이상태일 때, 외부 커맨드신호(RASB,CASB,WEB)가 반도체 메모 리를 동작시키는 경우가 아니라면 본 발명에 따른 데이터 입력장치의 어드레스 수신 구동 능력을 감소시켜도 된다. 본 발명에서는 상기 클럭신호(CKE)와 외부 커맨드신호(CSB)가 동시에 하이상태이고, 외부 커맨드신호(RASB,CASB,WEB)가 하이신호와 로우신호를 반복하면서 같은 상태(STATE)로 2 클럭 단위로 토글할 때, 어드레스 수신 구동능력을 감소시킨다.
즉, 본 발명의 반도체 메모리의 데이터 입력장치는, 도 5에 도시하고 있는 바와 같이, NMOS 트랜지스터(N14,N13)에 입력되는 입력신호(INPUT)와 기준신호(VREF)를 비교하고, 두 신호의 차신호만큼의 출력신호(RX_OUTB)를 발생한다. 이렇게 발생된 출력신호(RX_OUTB)와 인버터(IV11)를 통해서 반전된 신호(OUT)가 출력되어진다.
한편, 본 발명의 반도체 메모리의 데이터 입력장치는, NMOS 트랜지스터(N11,N12)에 입력되는 인에이블신호에 의해서 전류통로가 형성되어져서 동작이 언제든지 가능한 상태가 된다. 상기 NMOS 트랜지스터(N11)에 입력되는 인에이블신호(ENABLE1)는 도 6에 도시하고 있는 바와 같이, 클럭신호(CKE)가 하이신호일 때, 인버터(IV12)에서 반전되어 노아게이트(NOR11)에서 하이신호를 출력한다. 따라서 인에이블신호(ENABLE1)는, 하이레벨상태의 클럭신호(CKE)에 의해 결정된다.
또한 상기 노아게이트(NOR11)에서 출력되는 하이레벨의 인에이블신호(ENABLE1)는, 트랜스미션게이트(T1)의 동작에 의해서 출력 제어되어, 인에이블신호(ENABLE2)에 영향을 준다. 만약 클럭신호(CKE) 또는 외부 커맨드신호(CSB) 중의 어느 한 신호라도 로우신호를 갖을 때, 상기 트랜스미션게이트(T1)는 하이신호를 출력하는 낸드게이트(NA3)의 출력신호에 의해서 턴-온 되고, 트랜스미션게이트(T2)는 턴-오프 상태가 된다.
상기 경우에는 두개의 인에이블신호(ENABLE1),(ENABLE2)는 하이레벨상태로 같은 레벨상태가 된다. 상기 두 인에이블신호가 모두 하이레벨상태일 때, 전류 통로 형성을 위한 두개의 NMOS 트랜지스터(N11,N12)가 모두 턴-온 상태를 갖게 되면서, 본 발명의 반도체 메모리의 데이터 입력장치는 스탠바이 상태에서 사용 전류량이 가장 큰 상태가 된다.
반대로 클럭신호(CKE)와 외부 커맨드신호(CSB)가 모두 하이신호를 갖을 때, 상기 트랜스미션게이트(T1)는 턴-오프 되고, 이 때 인에이블신호(ENABLE2)는 외부 커맨드신호(RASB,CASB,WEB)에 의해 결정되어진다. 즉, 외부 커맨드신호(RASB,CASB,WEB)가 스탠바이 전류를 측정할 때와 같이, 하이상태와 로우상태를 반복하면서 같은 상태로 토글하게 되면, 인에이블신호(ENABLE2)는 로우신호가 된다. 따라서 이 경우에서는 인에이블신호(ENABLE1)는 하이신호를 갖고, 인에이블신호(ENABLE2)는 로우신호를 갖는다.
상기 경우에는 인에이블신호(ENABLE2)는 로우레벨상태, 그리고 인에이블신호(ENABLE1)는 하이레벨상태가 된다. 이때 하이레벨상태를 갖는 인에이블신호(ENABLE1)에 의해서 NMOS 트랜지스터(N11)만이 턴-온 상태를 갖게 된다. 따라서 본 발명의 반도체 메모리의 데이터 입력장치는 스탠바이 상태에서 사용 전류 량이 상기 두개의 NMOS 트랜지스터(N11,N12)가 모두 턴-온 상태되는 경우보다 상대적으로 작게 된다.
따라서 본 발명에서 상기 인에이블신호(ENABLE2)는, 클럭신호(CKE)와 외부 커맨드신호(CSB)가 하이신호이고, 외부 커맨드신호(RASB,CASB,WEB)가 모두 하이레벨이거나 로우레벨인 경우를 제외하고, 상기 인에이블신호(ENABLE1)과 같은 상태를 유지한다.
그리고 도 8은 상기 동작에 따른 인에이블신호(ENABLE1,ENABLE2)의 발생에 따른 동작 타이밍도를 나타내고 있다. 즉, 상기 인에이블신호(ENABLE2)는 다른 인에이블신호(ENABLE1)와 같은 상태를 유지하고 있다가, 클럭신호(CKE)와 외부 커맨드신호(CSB)가 하이상태로 전환되고, 외부 커맨드신호(RASB,CASB,WEB)가 하이 또는 로우로 토글하는 경우에는 로우신호가 되도록 제어하여, 어드레스 수신에 따른 스탠바이 상태의 전류 소비를 감소시킨다. 도 9는 본 발명의 제어에 따른 IDD 커브 특성도로 종래와 비교해서 외부 공급전압(VDD)에 따라서 곡선 기울기가 감소함을 확인할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 스탠바이동작모드에서 인에이블상태를 유지하면서 소비전류량을 절감 가능하도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 기술에 따른 반도체 메모리의 데이터 입력장치의 구성도,
도 2는 종래 데이터 입력장치에 이용되는 인에이블신호의 생성 특성도,
도 3은 종래 데이터 입력장치에서 스탠바이 상태에서의 타이밍 파형도,
도 4는 종래 데이터 입력장치에서 스탠바이 상태에서 IDD 곡선 특성도,
도 5는 본 발명에 따른 반도체 메모리의 데이터 입력장치의 구성도,
도 6은 본 발명의 데이터 입력장치에 이용되는 인에이블신호의 생성 특성도,
도 7은 반도체 메모리의 커맨드 진리표,
도 8은 본 발명의 데이터 입력장치에 이용되는 인에이블신호의 타이밍 파형도,
도 9는 본 발명의 데이터 입력장치에서 스탠바이 상태에서 IDD 곡선 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
N11~N13 : NMOS 트랜지스터 P11,P12 : PMOS 트랜지스터
IV11~IV15 : 인버터 NA1~NA3 : 낸드게이트
NOR11,NOR12 : 노아게이트 T1,T2 : 트랜스미션게이트

Claims (18)

  1. 데이터를 입력하는 입력수단;
    상기 입력 데이터를 차동신호로 변환시키기 위한 프리차지 전압을 공급하기 위한 프리차지수단;
    상기 입력수단과 프리차지수단의 동작을 가능케하기 위한 인에이블수단;
    스탠바이모드에서 상기 인에이블수단의 전류량 제어를 위한 제어수단을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  2. 제 1 항에 있어서,
    상기 제어수단은, 어드레스 수신동작에서 상기 인에이블수단의 전류량을 제어하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  3. 제 2 항에 있어서,
    상기 제어수단은, 클럭신호에 의해 제 1 인에이블신호를 발생시키는 제 1 발생부;
    외부 커맨드신호에 의해 제 2 인에이블신호를 발생시키는 제 2 발생부;
    클럭신호와 외부 커맨드신호(CSB)의 동작상태에 따라서 상기 제 1,2 발생부 의 출력을 차단 또는 공급하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  4. 제 3 항에 있어서,
    상기 제 2 발생부는, 외부 커맨드신호(RASB,CASB,WEB)를 이용하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  5. 제 3 항에 있어서,
    상기 클럭신호가 하이상태일 때, 상기 스위칭부가 턴-온 동작되어, 상기 제 1,2 인에이블신호는 같은 상태가 되도록 제어되는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  6. 제 3 항에 있어서,
    상기 클럭신호와 외부 커맨드신호(CSB)가 하이상태일 때, 상기 제 2 인에이블신호는 상기 제 2 발생부의 출력에 의해 결정되는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  7. 제 6 항에 있어서,
    상기 제 2 발생부는, 상기 외부 커맨드신호(RASB,CASB,WEB)가 하이신호와 로우신호를 반복하면서 같은 상태로 토글할 때, 제 2 인에이블신호를 로우상태로 조절하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  8. 제 1 항에 있어서,
    상기 입력수단은, 데이터, 커맨드, 어드레스를 입력하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  9. 제 8 항에 있어서,
    상기 입력수단은, MOS 트랜지스터를 사용하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  10. 제 1 항에 있어서,
    상기 프리차지수단은, 전류 미러형으로 구성되는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  11. 제 1 항에 있어서,
    상기 인에이블수단은, 상기 입력수단과 접지전원 사이에 제 1,2 인에이블신호에 의해서 턴-온/오프 제어되는 두개의 NMOS 트랜지스터가 병렬 연결된 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  12. 제 1 항에 있어서,
    상기 입력신호를 차동신호로 변환시켜 출력하는 출력단에 인버터를 더 연결한 것을 특징으로 하는 반도체 메모리의 데이터 입력장치.
  13. 데이터의 입력이 가능하도록 인에이블시키는 제 1 단계;
    스탠바이모드에서 상기 인에이블 동작 전류량을 제어하는 제 2 단계;
    데이터를 입력하는 제 3 단계;
    입력된 데이터를 차동신호로 변환해서 출력하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치의 제어방법.
  14. 제 13 항에 있어서,
    상기 제 2 단계는, 어드레스 수신동작에서 상기 인에이블 동작 전류량을 제어하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치의 제어방법.
  15. 제 14 항에 있어서,
    상기 제 2 단계는, 클럭신호에 의해 제 1 인에이블신호를 발생시키는 단계;
    외부 커맨드신호에 의해 제 2 인에이블신호를 발생시키는 단계;
    클럭신호와 외부 커맨드신호(CSB)의 동작상태에 따라서 제 1,2 인에이블신호의 출력 또는 차단을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치의 제어방법.
  16. 제 15 항에 있어서,
    상기 제 2 단계는, 상기 클럭신호가 하이상태일 때, 상기 제 1,2 인에이블신호는 같은 상태가 되도록 제어되는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치의 제어방법.
  17. 제 15 항에 있어서,
    상기 제 2 단계는, 상기 클럭신호와 외부 커맨드신호(CSB)가 하이상태일 때, 상기 제 2 인에이블신호는 외부 커맨드신호에 의해 결정되는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치의 제어방법.
  18. 제 15 항에 있어서,
    상기 제 2 단계는, 외부 커맨드신호(RASB,CASB,WEB)가 하이상태와 로우상태를 반복해서 토글할 때, 제 2 인에이블신호를 로우상태로 조절하는 것을 특징으로 하는 반도체 메모리의 데이터 입력장치의 제어방법.
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