CN110827885B - 输入接收器电路及自适应反馈方法 - Google Patents

输入接收器电路及自适应反馈方法 Download PDF

Info

Publication number
CN110827885B
CN110827885B CN201810915008.9A CN201810915008A CN110827885B CN 110827885 B CN110827885 B CN 110827885B CN 201810915008 A CN201810915008 A CN 201810915008A CN 110827885 B CN110827885 B CN 110827885B
Authority
CN
China
Prior art keywords
signal
input receiver
control signal
receiver circuit
inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810915008.9A
Other languages
English (en)
Other versions
CN110827885A (zh
Inventor
梁志玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201810915008.9A priority Critical patent/CN110827885B/zh
Publication of CN110827885A publication Critical patent/CN110827885A/zh
Application granted granted Critical
Publication of CN110827885B publication Critical patent/CN110827885B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)

Abstract

本发明提供一种输入接收器电路及自适应反馈方法，用于一存储器装置，该存储器装置包括一第一输入接收器电路及多个第二输入接收器电路，该方法包括：提供一时脉信号及一反相时脉信号至该第一输入接收器电路；利用该第一输入接收器电路产生一使能控制信号以控制在该第一输入接收器电路中的反馈路径；当该时脉信号及该反相时脉信号的频率高于或等于一预定频率，依据该使能控制信号开启该第一输入接收器电路中的反馈路径；以及当该时脉信号及该反相时脉信号的频率低于一预定频率，依据该使能控制信号关闭该第一输入接收器电路中的反馈路径。

Description

输入接收器电路及自适应反馈方法
技术领域
本发明有关于电子电路，特别是有关于一种输入接收器电路(input receivercircuit)及自适应反馈方法。
背景技术
随着科技发展，现今的存储器的操作频率已愈来愈高，例如双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random Access Memory，DDRSDRAM)，其操作频率可在数百MHz以上。此外，存储器装置所接收的各个信号均有相应的高速输入接收器。然而，当操作在低频率的时脉信号或是时脉信号的转换率很低时，这些高速输入接收器的输出信号会产生振荡，所以后端电路很容易无法撷取到相应的指令、地址、及数据信号，进而造成存储器装置无法正确运作或是功能失效。
因此，需要一种输入接收器电路及自适应反馈方法以解决上述问题。
发明内容
本发明提供一种输入接收器电路，包括：一第一输入接收器、一第二输入接收器、及一控制信号输出级。该第一输入接收器包括：一第一差动放大器，用以接收一时脉信号，并输出一放大时脉信号；一第一缓冲器电路，用以缓冲该放大时脉信号，并输出一输出时脉信号，其中该第一缓冲器电路及该第一差动放大器之间具有一第一反馈路径；以及一第一延迟电路，用以将第一放大时脉信号进行一时间延迟以产生一第一延迟信号。该第二输入接收器包括：一第二差动放大器，用以接收一反相时脉信号，并输出一放大反相时脉信号；一第二缓冲器电路，用以缓冲该放大反相时脉信号，并输出一输出反相时脉信号，其中该第二缓冲器电路及该第二差动放大器之间具有一第二反馈路径；以及一第二延迟电路，用以将第二放大时脉信号进行该时间延迟以产生一第二延迟信号。该控制信号输出级依据该第一延迟信号及该第二延迟信号以产生一使能控制信号，其中该使能控制信号控制该第一反馈路径及该第二反馈路径的开启或关闭。
本发明更提供一种自适应反馈方法，用于一存储器装置，该存储器装置包括一第一输入接收器电路及多个第二输入接收器电路，该方法包括：提供一时脉信号及一反相时脉信号至该第一输入接收器电路；利用该第一输入接收器电路产生一使能控制信号以控制在该第一输入接收器电路中的反馈路径；当该时脉信号及该反相时脉信号的频率高于或等于一预定频率，依据该使能控制信号开启该第一输入接收器电路中的反馈路径；以及当该时脉信号及该反相时脉信号的频率低于该预定频率，依据该使能控制信号关闭该第一输入接收器电路中的反馈路径。
本发明提供一种输入接收器电路及自适应反馈方法，其中输入接收器电路可利用时脉信号及反向时脉信号产生相应的延迟信号，再经过逻辑运算及适当的RC延迟后可产生使能控制信号，且当时脉信号的频率高于或等于预定频率时，可依据使能控制信号以开启输入接收器电路及在存储器装置中的其他接收器电路的反馈路径。当时脉信号的频率低于预定频率时，可依据使能控制信号以关闭输入接收器电路及在存储器装置中的其他接收器电路的反馈路径，使得存储器装置中的后端装置在时脉信号的频率低时不会在时脉信号产生振荡的期间撷取到相应的输入信号，以确保存储器装置能够正常运作。
附图说明
图1A为本发明一实施例中的存储器装置的示意图；
图1B为本发明一实施例中的输入接收器电路110的示意图；
图1C为本发明一实施例中的差动放大器111的电路图；
图2A为本发明一实施例中的输入接收器电路200的示意图；
图2B为本发明图2A的实施例中的差动放大器的电路图；
图2C为本发明一实施例中的信号产生电路的示意图；
图3为本发明一实施例中的使能控制信号的时序图；
图4为本发明一实施例中的自适应反馈方法的流程图。
附图标号
100～存储器装置； CK_c～反相时脉信号；
110～输入接收器电路； CKE～时脉使能信号；
120～控制逻辑； CS～晶片选择信号；
130～存储单元阵列； RAS～行地址选通信号；
200～输入接收器电路； CAS～列地址选通信号；
250～信号产生电路； WE～写入使能信号；
CK_t～时脉信号； A0－A13～指令地址；
BA0－BA2～存储器组地址； 212、222～缓冲器电路；
DQ0－DQ31～数据信号； 213、223～反馈路径；
DQS0－DQS3～数据选通信号； 214、224～延迟电路；
IN～输入信号； 230～控制信号输出级；
INo～输出信号； 2121－2122、2221－2222、2141、
Vref～参考电压； 2241、2301、251、252～反相器；
111～差动放大器； 2123、2223～三态反相器；
112～缓冲器电路； R11、R12、R21、R22、R31～电阻；
1121、1122～反相器； N11－N15、N21－N25、N31－N33
1123～三态反相器； ～节点；
N1、N2～节点； M11、M12、M21、M22、M31、M32
113～反馈路径； ～晶体管；
R1～电阻； CKo_t～输出时脉信号；
EN_c～控制信号； CKo_c～输出反相时脉信号；
EN_t～反向控制信号； X1～反互斥或门；
M0－M10～晶体管； C11、C21、C31～电容；
VDD～电压； EN*～使能信号；
EN～使能信号； M51－M67～晶体管；
1101－1103～反相器； R51－R56～电阻；
DQ～输入信号； 21～静电放电保护电路；
DQo～输出信号； ENext_t～使能控制信号；
210、220～输入接收器； 310、320～区间；
211、221～差动放大器； S410－S440～步骤。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
图1A为本发明一实施例中的存储器装置的示意图。
如图1A所示，存储器装置100包括多个输入接收器电路110、一输入接收器电路200、一控制逻辑120、及多个存储单元阵列130。
在一实施例中，存储器装置100由一主机端(例如为一中央处理器)接收时脉信号、指令信号、地址信号、及数据信号。时脉信号例如包括时脉信号CK_t、反相时脉信号CK_c及时脉使能信号CKE，其中时脉信号CK_t及反相时脉信号CK_c相应于输入接收器电路200。
指令信号例如包括晶片选择(Chip Select，CS)信号、行地址选通(Row AddressStrobe，RAS)信号、列地址选通(Column Address Strobe，CAS)信号及写入使能(WriteEnable，WE)信号等等。地址信号例如包括指令地址A[13:0]及存储器组(bank address)地址BA[2:0]，其中N的大小可视实际情况而定。数据信号例如包括数据信号DQ[31:0]及数据选通信号DQS[3:0]，其中数据信号DQ及数据选通信号DQS的位数亦可视实际情况而定，本发明并不限定于上述数量的指令信号、地址信号、及数据信号。
详细而言，除了时脉信号CK_t及反相时脉信号CK_c之外，上述信号的每一个位均需要一个相应的输入接收器电路110以将相应位的信号的电压摆幅调整为适合存储器装置100的电压摆幅，以利后续电路的操作。时脉信号例如包括时脉信号CK_t及反相时脉信号CK_c，其相应于输入接收器电路200。输入接收器电路200可控制在范围10中的各输入接收器电路110的反馈路径的开启或关闭，其细节将详述于后。
控制逻辑120用以依据来自主机端的命令以控制存储单元阵列130。存储单元阵列130例如为动态随机存取存储器(DRAM)单元阵列，且可分为多个存储器组(memory bank)。
图1B为本发明一实施例中的输入接收器电路110的示意图。图1C为本发明一实施例中的差动放大器111的电路图。
输入接收器电路110包括一差动放大器111及一缓冲器电路112。差动放大器111接收输入信号IN及一参考电压Vref，并在其输出端(例如节点N1)产生一第一信号。举例来说，差动放大器110例如为一宽摆幅差动放大器(wide-swing differential amplifier)，其中输入信号IN例如为指令信号、地址信号、或数据信号的其中之一。
差动放大器111例如可为图1C中的差动放大器电路，其是由晶体管M0～M10及反相器1101～1103所组成，其中输入信号DQ(即图1B中的输入信号IN)可为指令信号、地址信号、或数据信号的其中之一，经过差动放大器110后会产生输出信号DQo。其中使能信号EN例如可为一反相时脉使能信号CKE_c。本发明领域的技术人员当可了解图1C中的宽摆幅差动放大器电路的操作，故其细节在此不再赘述。
缓冲器电路112包括反相器1121及1122，如图1B所示。在节点N1的第一信号经过反相器1121及1122后即产生输出信号INo。举例来说，若输入接收器电路110的输入信号IN为指令信号CAS，则其产生的输出信号为CASo。若输入接收器电路110的输入信号IN为地址信号A[0](或A0)，则其产生的输出信号为Ao[0]，依此类推。
需注意的是，差动放大器111及缓冲器电路112之间具有一反馈路径(或可称为反馈电路)113，其中反馈路径113例如包括一三态反相器1123及一电阻R1。
举例来说，在节点N1第一信号经过反相器1121后在节点N2产生一第二信号，其中第二信号透过三态反相器1123及电阻R1反馈至节点N1。需注意的是，三态反相器1123的控制信号EN_c及反向控制信号EN_t来自输入接收器电路200所产生的使能控制信号ENext_t经由信号产生电路250(如图2C所示)所产生。
图2A为本发明一实施例中的输入接收器电路的示意图。图2B为本发明图2A的实施例中的差动放大器的电路图。图2C为本发明一实施例中的信号产生电路的示意图。
如图2A所示，输入接收器电路200包括输入接收器210及220、及一控制信号输出级230。
输入接收器210包括一差动放大器211、一缓冲器电路212、及一延迟电路214。举例来说，差动放大器211例如为一宽摆幅差动放大器，其输入为时脉信号CK_t及一参考电压Vref，并在节点N11输出一第一时脉信号。举例来说，差动放大器211例如可由图2B的电路所实现，其包括晶体管M51－M67、电阻R51～R56、及多个反相器2110。其中晶体管M51～M53及电阻R51～R52构成一静电放电保护电路(electrostatic-discharge(ESD)protectioncircuit))，且晶体管M56及晶体管M57的输入分别为时脉信号CK_t及反相时脉信号CK_c。
需注意的是，差动放大器221的电路与差动放大器211相同，其差别在于差动放大器221中的晶体管M56及晶体管M57的输入分别为反相时脉信号CK_c及参考电压Vref。使能信号EN*例如可为时脉使能信号CKE。本发明领域的技术人员当可了解图2B中的宽摆幅差动放大器电路的操作，故其细节在此不再赘述。
缓冲器电路212包括一反相器2121及2122，在节点N11的第一信号经过反相器2121及2122后即产生输出时脉信号CKo_t。
需注意的是，差动放大器211及缓冲器电路212之间具有一反馈路径(或称为一反馈电路)213，其中反馈路径213包括一三态反相器2123及一电阻R11。
举例来说，在节点N11的第一信号经过反相器2121会在节点N12产生一第二时脉信号，且第二时脉信号会透过三态反相器2123及电阻R11反馈至节点N11。三态反相器2123由控制信号EN_c及EN_t所控制。举例来说，控制信号EN_c及EN_t由使能控制信号ENext_t所产生，例如使能控制信号ENext_t可经由图2C中所示的信号产生电路250以产生控制信号EN_c及EN_t，其中控制信号EN_c为反相器251的输出，且控制信号EN_t为控制信号EN_c经过反相器252的输出信号。在一些实施例中，图2C中的信号产生电路250整合至输入接收器电路200。
需注意的是，当控制信号EN_c为低逻辑状态且控制信号EN_t为高逻辑状态时，三态反相器2123才会开启。当控制信号EN_c为高逻辑状态且控制信号EN_t为低逻辑状态时，三态反相器2123则会关闭(例如为高阻抗状态)，故三态反相器2123可视为开路。
此外，信号产生电路250所产生的控制信号EN_c及EN_t除了提供至三态反相器2123及2223以控制三态反相器2123及2223的开启或关闭之外，还提供至存储器装置100中的各输入接收器电路110的三态反相器1123以控制其开启或关闭。详细而言，在输入接收器电路200及各输入接收器电路110中的反馈路径的开启或关闭均是由输入接收器电路200所产生的使能控制信号ENext_t所同步控制。
延迟电路214例如可将节点N11的第一时脉信号经过一RC延迟后在节点N15产生一第一延迟信号，并输出至控制信号输出级230。延迟电路224例如可将节点N21的第二时脉信号经过与延迟电路214相同的RC延迟后在节点N25产生一第二延迟信号，并输出至控制信号输出级230。延迟电路214包括一P型晶体管M11、一N型晶体管M12、一电阻R12、一电容C11、及一反相器2141。
举例来说，当节点N11的第一时脉信号位于低逻辑状态时，则N型晶体管M12会处于开路，且节点N13会处于高逻辑状态，经过反相器2141后，节点N15会处于低逻辑状态。此时，电源VDD经由电阻R12对电容C11充电。
当节点N11的第一时脉信号位于高逻辑状态时，则N型晶体管M12会导通，且节点N13及N14会处于低逻辑状态，经过反相器2141后，节点N15会处于高逻辑状态。此时，电容C11经由N型晶体管M2放电。
此外，输入接收器220中的各元件的操作与输入接收器210类似，其差别在于输入接收器210接收一时脉信号CK_t，输入接收器220则接收其反相时脉信号CK_c，故其细节在此不再赘述。
控制信号输出级230包括一反互斥或门(XNOR gate)X1、一P型晶体管M31、一N型晶体管M32、一电阻R31、一电容C31、及一反相器2301。
反互斥或门X1的输入分别为输入接收器210的延迟电路214在节点N15所输出的第一延迟信号、以及输入接收器220的延迟电路224在节点N25所输出的信号第二延迟信号。第一延迟信号及第二延迟信号经过反互斥或门X1在节点N31产生一运算信号，且运算信号会经过由P型晶体管M31及N型晶体管M32所构成的CMOS反相器，并在节点N32输出一反相运算信号。在节点N32的反相运算信号经过RC延迟(例如由电阻R31及电容C31所组成)及反相器2301后，在反相器2301的输出端产生使能控制信号ENext_t。
举例来说，当反互斥或门X1在节点N31的输出信号位于低逻辑状态，则P型晶体管M31会导通，且节点N32会位于高逻辑状态，且透过电阻R31对电容C31充电。最后，节点N33会处于高逻辑状态，经过反相器2301后会得到位于低逻辑状态的使能控制信号ENext_t。
当反互斥或门X1在节点N31的输出信号位于高逻辑状态，则N型晶体管M32会导通，且节点N32会位于低逻辑状态，且电容C31透过电阻R31放电。最后，节点N33会处于低逻辑状态，经过反相器2301后会得到位于高逻辑状态的使能控制信号ENext_t。需注意的是，在上述实施例中的RC延迟电路的操作均是在稳态下。
在一实施例中，输入接收器电路200所输出的使能控制信号ENext_t可控制在输入接收器电路200中的反馈路径(例如反馈路径213及223)、以及存储器装置100中的各组输入接收器电路110的反馈路径(例如图1B中的反馈路径113)的开启或关闭。
在一实施例中，以输入接收器210为例，假定输入接收器210的输入时脉信号CK_t的频率相当高(例如为400MHz，非限定)，在延迟电路214中的电容C11会因为节点N11的逻辑状态快速转换而来不及充分放电，故节点N13会一直处于高逻辑状态。类似地，输入接收器220的输入反相时脉信号CK_c也同样具有相当高的频率，在延迟电路224中的电容C21也同样会来不及充分放电，故节点N23会同样一直处于高逻辑状态。
此时，节点N15及N25均会处于低逻辑状态，且反互斥或门X1的输出即为高逻辑状态，致使N型晶体管M32会导通且电容C31会透过R31充分放电。因此，节点N33会处于低逻辑状态，故经过反相器2301后所产生的使能控制信号ENext_t会处于高逻辑状态。意即，在各组输入接收器电路中的三态反相器被开启，故反馈路径会导通。
在一实施例中，以输入接收器210为例，假定输入接收器210的输入时脉信号CK_t的频率相当低(例如小于一预定频率，如50MHz)且转换率(slew rate)正常(例如高于一预定转换率)。若时脉信号CK_t在低逻辑状态，则节点N11亦处于低逻辑状态，进而使延迟电路214中的P型晶体管M11导通。因此，节点N13会处于高逻辑状态，且经过反相器2141后，节点N15会处于高逻辑状态。
在同时间，输入接收器220的输入反相时脉信号CK_c会在高逻辑状态，且节点N21亦处于高逻辑状态，进而使延迟电路224中的N型晶体管M22导通并使电容C21充分放电。因此，节点N23会处于低逻辑状态，且经过反相器2241后，节点N25会处于低逻辑状态。
因此，反互斥或门X1在节点N31的输出为低逻辑状态，致使P型晶体管M31导通，且节点N32会处于高逻辑状态，并对电容C31充电。意即节点N33会处于高逻辑状态，且经过反相器2301所产生的使能控制信号ENext_t会处于低逻辑状态。意即，在各组输入接收器电路110及200中的三态反相器是关闭(高阻抗状态)的，故反馈路径会切断。
类似地，在此实施例中，若时脉信号CK_t在低逻辑状态且反相时脉信号CK_c在高逻辑状态，则最后反互斥或门X1在节点N31的输出同样是低逻辑状态。此时，P型晶体管M31导通，且节点N32会处于高逻辑状态，并对电容C31充电。意即节点N33会处于高逻辑状态，且经过反相器2301所产生的使能控制信号ENext_t会处于低逻辑状态。意即，在各组输入接收器电路中的三态反相器是关闭(高阻抗状态)的，故反馈路径会切断。
综上所述，当时脉信号/反相时脉信号的频率低且转换率正常时，控制信号ENext_t均会处于低逻辑状态，故各组输入接收器电路中的反馈路径均会切断。
在一实施例中，当存储器装置进入省电状态时，时脉信号CK_t会停止(例如图1A中的时脉使能信号CKE为低逻辑状态)，且时脉信号CK_t维持在低逻辑状态，此时反相时脉信号CK_c维持在高逻辑状态。因此，可利用类似的方式推论得知节点N15会处于高逻辑状态且节点N25会处于低逻辑状态。因此，反互斥或门X1在节点N31的输出为低逻辑状态，致使P型晶体管M31导通，且节点N32会处于高逻辑状态，并对电容C31充电。意即节点N33会处于高逻辑状态，且经过反相器2301所产生的使能控制信号ENext_t会处于低逻辑状态。意即，在各组输入接收器电路中的三态反相器是关闭(高阻抗状态)的，故反馈路径会切断。
在一实施例中，延迟电路214及224中的RC延迟的设计是互相匹配的。若存储器装置例如是用于400MHz的操作频率，则时脉信号的周期tCK＝2.5ns。此时，例如可将RC延迟设计为1.25ns，其中电阻R(例如电阻R12及R22)可为2KΩ，且电容C(例如电容C11及C21)可为625fF，但本发明并不限定于上述数值。
一般来说，若时脉信号的频率够快，则其转换率都不会太低。通常是频率较低的时脉信号才会有较低的转换率。举例来说，本发明中的RC延迟的临界值的设计例如可在使用一预定频率的时脉信号时且其转换率并未低至让下一级的电路产生振荡，即使开启或关闭反馈路径也不会影响到输入接收器电路的效能。尽管使能控制信号ENext_t可能因为控制信号输出级230的RC延迟而产生短暂的逻辑状态变化，也不会影响到输入接收器电路200的操作。
图3为本发明一实施例中的使能控制信号的时序图。
在前述实施例中，当时脉信号/反相时脉信号的频率低且转换率正常时，控制信号ENext_t均会处于低逻辑状态，且各组输入接收器电路中的反馈路径均会切断。
在一实施例中，假定输入接收器210及220的输入时脉信号CK_t及反相时脉信号CK_c的频率相当低(小于一预定频率，例如50MHz)且转换率小于一预定转换率。在此实施例中，因为输入时脉信号CK_t的转换率相当低，再加上控制信号输出级230的RC延迟的设计，所以控制信号ENext_t并无法一直维持在低逻辑状态。
举例来说，如图3所示，当输出时脉信号CKo_t处于上升沿变化时，在输出时脉信号CKo_t的电压上升的期间，输出时脉信号CKo_t的电压会因为反馈路径而产生振荡，例如在区间310为振荡范围。类似地，当输出时脉信号CKo_t处于下降沿变化时，在输出时脉信号CKo_t的电压下降的期间，输出时脉信号CKo_t的电压会因为反馈路径而产生振荡，例如在区间320为振荡范围。输出反相时脉信号CKo_c亦有类似的情况发生。
在控制信号输出级230的RC延迟的设计，会让使能控制信号ENext_t在输出时脉信号CKo_t为高逻辑状态(或输出反相时脉信号CKo_c为低逻辑状态)时，暂时地由低逻辑状态切换至高逻辑状态。然而，因为存储器装置是属于数位电路，其指令、地址、及数据的撷取(latch)操作均是在输出时脉信号CKo_t或输出反相时脉信号CKo_c的上升沿或下降沿时进行。
详细而言，当使能控制信号ENext_t暂时地由低逻辑状态切换至高逻辑状态，并不在输出时脉信号CKo_t或输出反相时脉信号CKo_c的上升沿或下降沿变化时，故后端电路在撷取指令、地址、及数据时并不会撷取到使能控制信号ENext_t暂时的高逻辑状态，故不会对存储器装置100的操作造成影响。
图4为本发明一实施例中的自适应反馈方法的流程图。请同时参考图4及图2A。
在步骤S410，提供一时脉信号及一反相时脉信号至一第一输入接收器电路。第一输入接收器电路例如为输入时脉接收器电路200。
在步骤S420，利用该第一输入接收器电路产生一使能控制信号以控制在该第一输入接收器电路的反馈路径。举例来说，输入时脉接收器电路200包括输入接收器210及220，且输入接收器210及220分别透过其延迟电路214及224将差动放大器211及221的输出信号经过RC延迟后分别产生第一延迟信号及第二延迟信号再传送至控制信号输出级230。第一延迟信号及第二延迟信号并经过控制信号输出级230中的反互斥或门X1及RC延迟以产生使能控制信号ENext_t。其中，使能控制信号例如可经由图2C中的信号产生电路250以产生控制信号EN_c及EN_t。
在步骤S430，当该时脉信号及该反相时脉信号的频率高于或等于一预定频率，该使能控制信号开启该第一输入接收器电路及各第二输入接收器电路的反馈路径。
在步骤S440，当该时脉信号及该反相时脉信号的频率低于预定频率，该使能控制信号关闭该第一输入接收器电路及各第二输入接收器电路的反馈路径。
综上所述，本发明提供一种输入接收器电路及自适应反馈方法，其中输入接收器电路可利用时脉信号及反向时脉信号产生相应的延迟信号，再经过逻辑运算及适当的RC延迟后可产生使能控制信号，且当时脉信号的频率高于或等于预定频率时，可依据使能控制信号以开启输入接收器电路及在存储器装置中的其他接收器电路的反馈路径。当时脉信号的频率低于预定频率时，可依据使能控制信号以关闭输入接收器电路及在存储器装置中的其他接收器电路的反馈路径，使得存储器装置中的后端装置在时脉信号的频率低时不会在时脉信号产生振荡的期间撷取到相应的输入信号，以确保存储器装置能够正常运作。
在权利要求中使用如"第一"、"第二"、"第三"等词是用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视前附的申请专利范围所界定者为准。

Claims (11)

1.一种输入接收器电路，其特征在于，包括：
一第一输入接收器，包括：
一第一差动放大器，用以接收一时脉信号，并输出一放大时脉信号；
一第一缓冲器电路，用以缓冲该放大时脉信号，并输出一输出时脉信号，其中该第一缓冲器电路及该第一差动放大器之间具有一第一反馈路径；以及
一第一延迟电路，用以将第一放大时脉信号进行一时间延迟以产生一第一延迟信号；
一第二输入接收器，包括：
一第二差动放大器，用以接收一反相时脉信号，并输出一放大反相时脉信号；
一第二缓冲器电路，用以缓冲该放大反相时脉信号，并输出一输出反相时脉信号，其中该第二缓冲器电路及该第二差动放大器之间具有一第二反馈路径；以及
一第二延迟电路，用以将第二放大时脉信号进行该时间延迟以产生一第二延迟信号；以及
一控制信号输出级，用以依据该第一延迟信号及该第二延迟信号以产生一使能控制信号，其中该使能控制信号控制该第一反馈路径及该第二反馈路径的开启或关闭。
2.如权利要求1所述的输入接收器电路，其特征在于，该第一差动放大器及该第二差动放大器为一宽摆幅差动放大器。
3.如权利要求1所述的输入接收器电路，其特征在于，该第一缓冲器电路包括串接的一第一反相器及一第二反相器，且该第一反相器的输出端透过一第一三态反相器及一第一电阻以电性连接至该第一差动放大器的输出端以形成该第一反馈路径；
其中该第二缓冲器电路包括串接的一第三反相器及一第四反相器，且该第三反相器的输出端透过一第二三态反相器及一第二电阻以电性连接至该第二差动放大器的输出端以形成该第二反馈路径。
4.如权利要求1所述的输入接收器电路，其特征在于，该控制信号输出级包括：一反互斥或门、一第三延迟电路、及一反相器，其中该反互斥或门接收该第一延迟信号及该第二延迟信号以产生一运算信号，且该运算信号经过该第三延迟电路及该反相器以产生该使能控制信号。
5.如权利要求3所述的输入接收器电路，其特征在于，更包括：一信号产生电路，用以将该使能控制信号转换为一控制信号及一反相控制信号，且该第一三态反相器及该第二三态反相器的开启及关闭由该控制信号及该反相控制信号所控制。
6.如权利要求5所述的输入接收器电路，其特征在于，该信号产生电路包括一第五反相器及一第六反相器，且该第五反相器接收该使能控制信号并在该第五反相器的输出端产生该控制信号，且该第六反相器接收该控制信号，并在该第六反相器的输出端产生该反相控制信号。
7.如权利要求5所述的输入接收器电路，其特征在于，当该使能控制信号处于一高逻辑状态，该控制信号处于一低逻辑状态且该反相控制信号处于该高逻辑状态以开启该第一三态反相器及该第二三态反相器、及相应的该第一反馈路径及该第二反馈路径；
其中当该使能控制信号处于该低逻辑状态，该控制信号处于该高逻辑状态且该反相控制信号处于该低逻辑状态以关闭该第一三态反相器及该第二三态反相器、及相应的该第一反馈路径及该第二反馈路径。
8.如权利要求1所述的输入接收器电路，其特征在于，当该时脉信号及该反相时脉信号的频率高于或等于一预定频率时，该使能控制信号处于一高逻辑状态；
其中当该时脉信号及该反相时脉信号的频率小于该预定频率时，该使能控制信号处于一低逻辑状态。
9.如权利要求1所述的输入接收器电路，其特征在于，该输入接收器电路设置在一存储器装置，且该存储器装置中所接收一指令信号、一地址信号、及一数据信号中的各位信号均具有相应的一第三输入接收器电路，且该第三输入接收器电路包括：
一第三差动放大器，用以接收相应的该位信号，并输出一放大位信号；以及
一第三缓冲器电路，用以缓冲该放大位信号，并输出一输出位信号，其中该第三缓冲器电路及该第三差动放大器之间具有一第三反馈路径；
其中该使能控制信号控制各位信号相应的该第三输入接收器电路中的该第三反馈路径的开启或关闭。
10.一种自适应反馈方法，其特征在于，用于一存储器装置，该存储器装置包括一第一输入接收器电路及多个第二输入接收器电路，该方法包括：
提供一时脉信号及一反相时脉信号至该第一输入接收器电路；
利用该第一输入接收器电路产生一使能控制信号以控制在该第一输入接收器电路中的反馈路径；
当该时脉信号及该反相时脉信号的频率高于或等于一预定频率，依据该使能控制信号开启该第一输入接收器电路中的反馈路径；以及
当该时脉信号及该反相时脉信号的频率低于该预定频率，依据该使能控制信号关闭该第一输入接收器电路中的反馈路径。
11.如权利要求10所述的自适应反馈方法，其特征在于，各第二输入接收器电路相应于该存储器装置中所接收一指令信号、一地址信号、及一数据信号中的各位信号，且各第二输入接收器电路中的反馈路径的开启或关闭由该第一输入接收器电路所产生的该使能控制信号所控制。
CN201810915008.9A 2018-08-13 2018-08-13 输入接收器电路及自适应反馈方法 Active CN110827885B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810915008.9A CN110827885B (zh) 2018-08-13 2018-08-13 输入接收器电路及自适应反馈方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810915008.9A CN110827885B (zh) 2018-08-13 2018-08-13 输入接收器电路及自适应反馈方法

Publications (2)

Publication Number Publication Date
CN110827885A CN110827885A (zh) 2020-02-21
CN110827885B true CN110827885B (zh) 2023-03-31

Family

ID=69547011

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810915008.9A Active CN110827885B (zh) 2018-08-13 2018-08-13 输入接收器电路及自适应反馈方法

Country Status (1)

Country Link
CN (1) CN110827885B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1860553A (zh) * 2003-09-29 2006-11-08 英飞凌科技股份公司 具有后同步码数据选通信号噪声抑制的随机存取存储器
CN101996674A (zh) * 2009-08-19 2011-03-30 瑞萨电子株式会社 输入接口电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512019B2 (en) * 2005-11-02 2009-03-31 Micron Technology, Inc. High speed digital signal input buffer and method using pulsed positive feedback
US8729941B2 (en) * 2010-10-06 2014-05-20 Micron Technology, Inc. Differential amplifiers, clock generator circuits, delay lines and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1860553A (zh) * 2003-09-29 2006-11-08 英飞凌科技股份公司 具有后同步码数据选通信号噪声抑制的随机存取存储器
CN101996674A (zh) * 2009-08-19 2011-03-30 瑞萨电子株式会社 输入接口电路

Also Published As

Publication number Publication date
CN110827885A (zh) 2020-02-21

Similar Documents

Publication Publication Date Title
US8891318B2 (en) Semiconductor device having level shift circuit
US8674720B2 (en) Semiconductor device and method of adjusting an impedance of an output buffer
US6973001B1 (en) Semiconductor integrated circuit capable of adjusting the operation timing of an internal circuit based on operating environments
US8824223B2 (en) Semiconductor memory apparatus with clock and data strobe phase detection
CN111149163B (zh) 用于突发发射中的数据发射偏移值的设备和方法
EP3924965A1 (en) Apparatuses including input buffers and methods for operating input buffers
US8553489B2 (en) Semiconductor device having point-shift type FIFO circuit
US6952370B2 (en) Data output buffer capable of controlling data valid window in semiconductor memory devices
US10985738B1 (en) High-speed level shifter
US20120119578A1 (en) Semiconductor device having pull-up circuit and pull-down circuit
US7656722B2 (en) Semiconductor memory apparatus including synchronous delay circuit unit
US8856577B2 (en) Semiconductor device having multiplexer
US6803792B2 (en) Input buffer circuit with constant response speed of output inversion
US6741121B2 (en) Differential amplifier common mode noise compensation
CN110827885B (zh) 输入接收器电路及自适应反馈方法
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
CN117153206A (zh) 感测放大器中的预感测肠节点放大
US7577046B2 (en) Circuit and method for generating column path control signals in semiconductor device
US10778164B2 (en) Input receiver circuit and adaptive feedback method
US20190109587A1 (en) Pipelined latches to prevent metastability
TWI665869B (zh) 輸入接收器電路及適應性回授方法
US7557632B2 (en) Internal clock generator and method of generating internal clock
US6704242B2 (en) Semiconductor integrated circuit
US5978310A (en) Input buffer for a semiconductor memory device
KR100771545B1 (ko) 센스앰프 제어신호 생성회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant