JP2758175B2 - 多重化フレーム変換回路 - Google Patents
多重化フレーム変換回路Info
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- JP2758175B2 JP2758175B2 JP63274481A JP27448188A JP2758175B2 JP 2758175 B2 JP2758175 B2 JP 2758175B2 JP 63274481 A JP63274481 A JP 63274481A JP 27448188 A JP27448188 A JP 27448188A JP 2758175 B2 JP2758175 B2 JP 2758175B2
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- Japan
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は時分割多重化装置において、ある多重化フレ
ームを伝送速度の等しい他の多重化フレームに変換する
ための多重化フレーム変換回路に関する。
ームを伝送速度の等しい他の多重化フレームに変換する
ための多重化フレーム変換回路に関する。
（従来の技術） この種の多重化フレーム変換回路の処理に供される多
重化フレームの一例として、第２図に示すようなものが
ある。
重化フレームの一例として、第２図に示すようなものが
ある。
第２図において、（ａ）は被変換多重化フレームＡを
示すものであり、その中はFAはフレーム同期ビット、D1
1〜D31は第１フレーム目のチャンネルデータでそれぞれ
８ビットで構成されている。
示すものであり、その中はFAはフレーム同期ビット、D1
1〜D31は第１フレーム目のチャンネルデータでそれぞれ
８ビットで構成されている。
従って多重化フレームＡは、多重化チャンネル数３で
１フレーム32ビット構成のものということができる。
１フレーム32ビット構成のものということができる。
同様に、同図（ａ）におけるD12〜D32は多重化フレー
ムＡの２フレーム目のチャンネルデータである。
ムＡの２フレーム目のチャンネルデータである。
これに対して同図（ｂ）は変換により生成しようとす
る多重化フレームＢを示すものであり、フレーム同期ビ
ットFBは16ビット、チャンネルデータD11〜D32は各16ビ
ットであり、チャンネル数３で１フレーム64ビット構成
を有するものである。
る多重化フレームＢを示すものであり、フレーム同期ビ
ットFBは16ビット、チャンネルデータD11〜D32は各16ビ
ットであり、チャンネル数３で１フレーム64ビット構成
を有するものである。
第２図のフレーム構成からも明らかであるように、こ
の種の従来の多重化フレーム変換回路では、フレームＡ
をフレームＢに変換するに際し、フレームＡの第１フレ
ーム目の１チャンネルデータD11と第２フレーム目の１
チャンネルデータD12を合わせてフレームＢの１チャン
ネルデータD11,D12に変換し、他の２チャンネルと３チ
ャンネルに関しても同様に第１および第２の両方のフレ
ームに着目しつつこれらをそれぞれフレームＢの２チャ
ンネルデータD21,D22と３チャンネルデータD31,D32に変
換するようにしていた。
の種の従来の多重化フレーム変換回路では、フレームＡ
をフレームＢに変換するに際し、フレームＡの第１フレ
ーム目の１チャンネルデータD11と第２フレーム目の１
チャンネルデータD12を合わせてフレームＢの１チャン
ネルデータD11,D12に変換し、他の２チャンネルと３チ
ャンネルに関しても同様に第１および第２の両方のフレ
ームに着目しつつこれらをそれぞれフレームＢの２チャ
ンネルデータD21,D22と３チャンネルデータD31,D32に変
換するようにしていた。
第３図はこの種のフレーム変換処理を可能とする従来
の多重化フレーム変換回路の構成を示すものであり、フ
レーム分解回路６、FIFO（ファーストインファーストア
ウト）メモリ7,8,9、フレーム生成回路10が具備されて
いる。
の多重化フレーム変換回路の構成を示すものであり、フ
レーム分解回路６、FIFO（ファーストインファーストア
ウト）メモリ7,8,9、フレーム生成回路10が具備されて
いる。
第３図において、フレームＡ〔第２図（ａ）〕がフレ
ーム分解回路６に入力されると、フレーム同期ビットFA
が除かれ、データD11,D21,D31はそれぞれチャンネル単
位に６−1,6−2,6−３に出力される。
ーム分解回路６に入力されると、フレーム同期ビットFA
が除かれ、データD11,D21,D31はそれぞれチャンネル単
位に６−1,6−2,6−３に出力される。
出力された各データはチャンネル単位に設けられたFI
FOメモリ7,8,9にそれぞれ書込まれる。
FOメモリ7,8,9にそれぞれ書込まれる。
第２フレーム目のデータD12,D22,D32も同様にFIFOメ
モリ7,8,9にチャンネル単位に書込まれる。
モリ7,8,9にチャンネル単位に書込まれる。
フレーム生成回路10はチャンネル単位に設けられたFI
FOメモリ7,8,9に対してフレームＢ〔第２図（ｂ）〕の
生成フォーマットに従って読出しのためのアクセスを行
い、例えばFIFOメモリ７に関しては２度連続して読出し
を行ってデータD11,D12を７−１経由で取込む。
FOメモリ7,8,9に対してフレームＢ〔第２図（ｂ）〕の
生成フォーマットに従って読出しのためのアクセスを行
い、例えばFIFOメモリ７に関しては２度連続して読出し
を行ってデータD11,D12を７−１経由で取込む。
同様にしてフレーム生成回路10はFIFOメモリ８からデ
ータD21,D22を８−１経由で、またFIFOメモリ９からデ
ータD31,D32を９−１経由でそれぞれに取込み、更にこ
れらにフレーム同期ビットFBを付加することによりフレ
ームＢを生成して出力する。
ータD21,D22を８−１経由で、またFIFOメモリ９からデ
ータD31,D32を９−１経由でそれぞれに取込み、更にこ
れらにフレーム同期ビットFBを付加することによりフレ
ームＢを生成して出力する。
係る従来の多重化フレーム変換回路では、多重化フレ
ームのチャンネル数分のFIFOメモリを用いてフレーム変
換を行っていたため、チャンネル数が少ない場合には良
いが、チャンネル数が多くなると回路規模が極端に大き
くならざるを得なかった。
ームのチャンネル数分のFIFOメモリを用いてフレーム変
換を行っていたため、チャンネル数が少ない場合には良
いが、チャンネル数が多くなると回路規模が極端に大き
くならざるを得なかった。
（発明が解決しようとする課題） このように上記従来の多重化フレーム変換回路では被
変換フレームからの分解データをチャンネル毎に書込み
かつ読出すFIFOメモリを用いてフレーム変換を行ってい
たため、多重化フレームのチャンネル数が多くなると、
その分のFIFOメモリを用意する必要性から回路規模の増
大を避けられないという問題点があった。
変換フレームからの分解データをチャンネル毎に書込み
かつ読出すFIFOメモリを用いてフレーム変換を行ってい
たため、多重化フレームのチャンネル数が多くなると、
その分のFIFOメモリを用意する必要性から回路規模の増
大を避けられないという問題点があった。
本発明は上記実情に鑑みて成されたものであり、多重
化フレームのチャンネル数が多くなった場合にも回路規
模の増大を最少限に抑えつつフレーム変換を行うことの
できる多重化フレーム変換回路を提供することを目的と
する。
化フレームのチャンネル数が多くなった場合にも回路規
模の増大を最少限に抑えつつフレーム変換を行うことの
できる多重化フレーム変換回路を提供することを目的と
する。
（課題を解決するための手段） 本発明の多重化フレーム変換回路は、第１の多重化フ
レームを第２の多重化フレームに変換する多重化フレー
ム変換回路において、前記第１の多重化フレームを各チ
ャンネル毎のデータに分解するフレーム分解手段と、前
記第１の多重化フレームと前記第２の多重化フレームの
データ長の最小公倍数分のアドレスエリアを有するデュ
アルポートメモリと、前記アドレスエリアを前記最小公
倍数分ずつ用いて前記デュアルポートメモリに前記フレ
ーム分解手段により分解されたデータを順次書込むため
の書込みアドレスを発生する書込みアドレス発生手段
と、前記書込みアドレス発生手段から出力される読出し
許可信号に基づいて起動され、前記書込みアドレス対応
に書込まれたデータを前記デュアルポートメモリから前
記第２の多重化フレームのフォーマットに従って読出す
ための読出しアドレスを発生する読出しアドレス発生手
段と、前記読出しアドレスに基づき前記デュアルポート
メモリから読出したデータ挙の配列にフレーム同期信号
を付加し、前記第２の多重化フレームとして出力するフ
レーム生成手段とを具備して構成される。
レームを第２の多重化フレームに変換する多重化フレー
ム変換回路において、前記第１の多重化フレームを各チ
ャンネル毎のデータに分解するフレーム分解手段と、前
記第１の多重化フレームと前記第２の多重化フレームの
データ長の最小公倍数分のアドレスエリアを有するデュ
アルポートメモリと、前記アドレスエリアを前記最小公
倍数分ずつ用いて前記デュアルポートメモリに前記フレ
ーム分解手段により分解されたデータを順次書込むため
の書込みアドレスを発生する書込みアドレス発生手段
と、前記書込みアドレス発生手段から出力される読出し
許可信号に基づいて起動され、前記書込みアドレス対応
に書込まれたデータを前記デュアルポートメモリから前
記第２の多重化フレームのフォーマットに従って読出す
ための読出しアドレスを発生する読出しアドレス発生手
段と、前記読出しアドレスに基づき前記デュアルポート
メモリから読出したデータ挙の配列にフレーム同期信号
を付加し、前記第２の多重化フレームとして出力するフ
レーム生成手段とを具備して構成される。
（作用） 本発明の多重化フレーム変換回路によれば、入出力ポ
ートを別々に持ち、同時に入出力可能なデュアルポート
メモリを用い、このデュアルポートメモリとの間でフレ
ーム変換に係るデータの書込みと読出し（変換後フレー
ムのフォーマットに従った順番）を、それぞれ変換前フ
レームと変換後フレームのデータ長の最少公倍数分のア
ドレスエリア毎に交互に行うことによりフレーム変換を
行うようにしたものであり、チャンネル数が増えた場合
にもそのアドレスエリアを拡張するだけで簡単に対処で
きるものである。
ートを別々に持ち、同時に入出力可能なデュアルポート
メモリを用い、このデュアルポートメモリとの間でフレ
ーム変換に係るデータの書込みと読出し（変換後フレー
ムのフォーマットに従った順番）を、それぞれ変換前フ
レームと変換後フレームのデータ長の最少公倍数分のア
ドレスエリア毎に交互に行うことによりフレーム変換を
行うようにしたものであり、チャンネル数が増えた場合
にもそのアドレスエリアを拡張するだけで簡単に対処で
きるものである。
（実施例） 以下、本発明の一実施例を添付図面にもとづいて詳細
に説明する。
に説明する。
第１図は本発明に係る多重化フレーム変換回路の構成
を示すブロック図であり、１はフレーム分解回路、２は
書込みアドレスカウンタ、３はデュアルポートメモリ、
４はフレーム生成回路、５は読出しアドレスカウンタで
ある。
を示すブロック図であり、１はフレーム分解回路、２は
書込みアドレスカウンタ、３はデュアルポートメモリ、
４はフレーム生成回路、５は読出しアドレスカウンタで
ある。
この多重化フレーム変換回路では従来と同様に第２図
（ａ）に示す如くの多重化フレームＡを同図（ｂ）に示
す如くの多重化フレームＢに変換するものとする。
（ａ）に示す如くの多重化フレームＡを同図（ｂ）に示
す如くの多重化フレームＢに変換するものとする。
この場合、デュアルポートメモリ３の記憶容量として
は、フレームＡとフレームＢの各データのビット数の最
少公倍数の少なくとも２倍のビット数分の記憶容量が必
要となる。
は、フレームＡとフレームＢの各データのビット数の最
少公倍数の少なくとも２倍のビット数分の記憶容量が必
要となる。
第２図から明らかであるように、フレームＡのデータ
長（フレーム同期ビットFAを含まず）は24ビットであ
り、同様にフレームＢのデータ長（フレーム同期ビット
FBを含まず）は48ビットである。
長（フレーム同期ビットFAを含まず）は24ビットであ
り、同様にフレームＢのデータ長（フレーム同期ビット
FBを含まず）は48ビットである。
従ってこれら両フレームのデータ長の最少公倍数は48
ビットであり、デュアルポートメモリ３として96ビット
以上のアドレスエリアを持つものを用いれば、以下に述
べるような方法によるフレーム変換が可能となる。
ビットであり、デュアルポートメモリ３として96ビット
以上のアドレスエリアを持つものを用いれば、以下に述
べるような方法によるフレーム変換が可能となる。
第１図において、フレーム分解回路１は被変換対象で
あるフレームＡが入力するとそのフレーム同期ビットFA
を取り除き、データ１−１のみを抽出してデュアルポー
トメモリ３に出力する。
あるフレームＡが入力するとそのフレーム同期ビットFA
を取り除き、データ１−１のみを抽出してデュアルポー
トメモリ３に出力する。
係る処理に際してフレーム分解回路１は、フレーム同
期ビットFAを検出したタイミングに書込みアドレスカウ
ンタ２に対して同期フラグ１−２を送出する。
期ビットFAを検出したタイミングに書込みアドレスカウ
ンタ２に対して同期フラグ１−２を送出する。
書込みアドレスカウンタ２は、この同期フラグ１−２
にもとづきカウントを開始し、そのカウント値を書込み
アドレス２−１としてデュアルポートメモリ３に出力す
る。
にもとづきカウントを開始し、そのカウント値を書込み
アドレス２−１としてデュアルポートメモリ３に出力す
る。
ここで書込みアドレスカウンタ２は、フレームＡとフ
レームＢのデータ長の最少公倍数が48ビットであること
に合わせて96ビットカウンタで構成され、上記同期フラ
グ１−２にもとづく動作起動後には０〜95のカウント値
で示される書込みアドレス２−１をサイクリックに出力
する。
レームＢのデータ長の最少公倍数が48ビットであること
に合わせて96ビットカウンタで構成され、上記同期フラ
グ１−２にもとづく動作起動後には０〜95のカウント値
で示される書込みアドレス２−１をサイクリックに出力
する。
これによりデュアルポートメモリ３は、フレーム分解
回路１から出力されるデータ１−１を、書込みアドレス
カウンタ２からの書込みアドレス２−１に対応したアド
レスエリア０〜95にビット単位で順に書込む。
回路１から出力されるデータ１−１を、書込みアドレス
カウンタ２からの書込みアドレス２−１に対応したアド
レスエリア０〜95にビット単位で順に書込む。
このようにデュアルポートメモリ３では分解されたフ
レームＡの各データ１−１が最初のデータD11から順に
書込まれるが、この書込みに係るアドレスエリアを指定
している書込みアドレスカウンタ２では０〜47の書込み
アドレス２−１をカウントし終えた時点でフレーム生成
回路４に対して読出し許可信号２−２を出力する。
レームＡの各データ１−１が最初のデータD11から順に
書込まれるが、この書込みに係るアドレスエリアを指定
している書込みアドレスカウンタ２では０〜47の書込み
アドレス２−１をカウントし終えた時点でフレーム生成
回路４に対して読出し許可信号２−２を出力する。
この時点とは、すなわちフレームＡの第１フレーム目
と第２フレーム目の48ビット（前記最少公倍数分）のデ
ータを対応する各アドレスエリア０〜47に全て書き終え
た時点である。
と第２フレーム目の48ビット（前記最少公倍数分）のデ
ータを対応する各アドレスエリア０〜47に全て書き終え
た時点である。
更に、この読出し許可信号２−２を受けたフレーム生
成回路４は、読出し開始信号４−１を出力することによ
り読出しアドレスカウンタ５を起動する。
成回路４は、読出し開始信号４−１を出力することによ
り読出しアドレスカウンタ５を起動する。
起動後、読出しアドレスカウンタ５は、予め決められ
ているフレームＢの生成フォーマットに従いデュアルポ
ートメモリ３のアドレスエリア０〜47（フレームＡの第
１フレーム目と第２フレーム目のデータが既に書込まれ
ているエリア）から該当データをD11,D12,D21,D22,D31,
D32の順番〔第２図（ｂ）参照〕に読出すための読出し
アドレス５−１を作成し、これをデュアルポートメモリ
３に出力する。
ているフレームＢの生成フォーマットに従いデュアルポ
ートメモリ３のアドレスエリア０〜47（フレームＡの第
１フレーム目と第２フレーム目のデータが既に書込まれ
ているエリア）から該当データをD11,D12,D21,D22,D31,
D32の順番〔第２図（ｂ）参照〕に読出すための読出し
アドレス５−１を作成し、これをデュアルポートメモリ
３に出力する。
デュアルポートメモリ３ではこの読出しアドレス５−
１に従って上記各データがアドレスエリア０〜47からビ
ット単位で読出され、これがフレーム生成回路４に出力
される。
１に従って上記各データがアドレスエリア０〜47からビ
ット単位で読出され、これがフレーム生成回路４に出力
される。
そしてフレーム生成回路４は、デュアルポートメモリ
３からの出力データ３−１に更にフレーム同期ビットFB
を付加し、これにより生成したデータ４−２をフレーム
Ｂとして出力する。
３からの出力データ３−１に更にフレーム同期ビットFB
を付加し、これにより生成したデータ４−２をフレーム
Ｂとして出力する。
この間、デュアルポートメモリ３のアドレスエリア48
〜95では書込みアドレスカウンタ２からの書込みアドレ
ス２−１にもとづきフレームＡの第３フレーム目と第４
フレーム目の各データの書込みが行われ、その書込み終
了と同時に再度書込みアドレスカウンタ２からフレーム
生成回路４に対して読出し許可信号２−２が出力され
る。
〜95では書込みアドレスカウンタ２からの書込みアドレ
ス２−１にもとづきフレームＡの第３フレーム目と第４
フレーム目の各データの書込みが行われ、その書込み終
了と同時に再度書込みアドレスカウンタ２からフレーム
生成回路４に対して読出し許可信号２−２が出力され
る。
これと同時にデュアルポートメモリ３では先に述べた
ような方法でアドレスエリア０〜47からの各データの読
出しが終了するので、引き続きデュアルポートメモリ３
では直前に書込みを終えたアドレスエリア48〜95からの
各データの読出しへと移行する。
ような方法でアドレスエリア０〜47からの各データの読
出しが終了するので、引き続きデュアルポートメモリ３
では直前に書込みを終えたアドレスエリア48〜95からの
各データの読出しへと移行する。
こうしてフレーム生成回路４がデュアルポートメモリ
３のアドレスエリア48〜93の各データを読出しつつフレ
ームＢの第２フレーム目を生成している間に、書込みア
ドレスカウンタ２はフレーム分解回路１からのフレーム
Ａの第５フレーム目と第６フレーム目のデータをデュア
ルポートメモリ３のアドレスエリア０〜47に再度書込む
ような書込みアドレス２−１の指定を行う。
３のアドレスエリア48〜93の各データを読出しつつフレ
ームＢの第２フレーム目を生成している間に、書込みア
ドレスカウンタ２はフレーム分解回路１からのフレーム
Ａの第５フレーム目と第６フレーム目のデータをデュア
ルポートメモリ３のアドレスエリア０〜47に再度書込む
ような書込みアドレス２−１の指定を行う。
このように本発明では、デュアルポートメモリ３のア
ドレスエリア０〜47,48〜95に対して被変換フレームＡ
の書込み，生成フレームＢの読出しを交互にアクセスし
つつ従来のようにFIFOメモリを用いることなくフレーム
変換を行うことができる。
ドレスエリア０〜47,48〜95に対して被変換フレームＡ
の書込み，生成フレームＢの読出しを交互にアクセスし
つつ従来のようにFIFOメモリを用いることなくフレーム
変換を行うことができる。
尚、上記実施例では簡単のためにフレームＡとフレー
ムＢのデータ長の最少公倍数の２倍のビット数分の記憶
容量を有するデュアルポートメモリ３を用いた場合につ
いて述べたが、その記憶容量を整数倍に拡張できるのは
いうまでもない。
ムＢのデータ長の最少公倍数の２倍のビット数分の記憶
容量を有するデュアルポートメモリ３を用いた場合につ
いて述べたが、その記憶容量を整数倍に拡張できるのは
いうまでもない。
このことはチャンネル数が増えた場合にもデュアルポ
ートメモリ３のアドレスエリアを増やすだけで対処でき
ることを意味し、その際にも回路規模の増大は最少限に
抑えることができる。
ートメモリ３のアドレスエリアを増やすだけで対処でき
ることを意味し、その際にも回路規模の増大は最少限に
抑えることができる。
以上説明したように本発明の多重化フレーム変換回路
によれば、変換前フレームと変換後フレームの各データ
長の最少公倍数の少なくとも２倍のビット数分のアドレ
スエリアを有するデュアルポートメモリを用い、このデ
ュアルポートメモリとの間でフレーム変換に係るデータ
の書込みと読出し（変換後フレームのフォーマットに従
った順番）を、それぞれ前記最少公倍数分のアドレスエ
リア毎に交互に行うことによりフレーム変換を行うよう
にしたため、チャンネル数が増えた場合にもデュアルポ
ートメモリのアドレスエリアを拡張するだけで対処する
ことができ、FIFOメモリを用いていたこの種の従来の回
路に比べて回路規模の増大を抑えることができ、また、
読出しアドレス発生手段は前記書込みアドレス発生手段
から出力される読出し許可信号に基づいて起動されるた
め、書込みと読出しの同期を取るための別個独立した制
御回路が不要となり回路規模の増大を抑えることができ
るという優れた利点を有する。
によれば、変換前フレームと変換後フレームの各データ
長の最少公倍数の少なくとも２倍のビット数分のアドレ
スエリアを有するデュアルポートメモリを用い、このデ
ュアルポートメモリとの間でフレーム変換に係るデータ
の書込みと読出し（変換後フレームのフォーマットに従
った順番）を、それぞれ前記最少公倍数分のアドレスエ
リア毎に交互に行うことによりフレーム変換を行うよう
にしたため、チャンネル数が増えた場合にもデュアルポ
ートメモリのアドレスエリアを拡張するだけで対処する
ことができ、FIFOメモリを用いていたこの種の従来の回
路に比べて回路規模の増大を抑えることができ、また、
読出しアドレス発生手段は前記書込みアドレス発生手段
から出力される読出し許可信号に基づいて起動されるた
め、書込みと読出しの同期を取るための別個独立した制
御回路が不要となり回路規模の増大を抑えることができ
るという優れた利点を有する。
第１図は本発明に係る多重化フレーム変換回路の概略構
成を示すブロック図、第２図（ａ）および（ｂ）はこの
種の多重化フレーム変換処理に供する変換前多重化フレ
ームＡおよび変換後多重化フレームＢの一般的構成の一
例を示す図、第３図はこの種の従来の多重化フレーム変
換回路の概略構成を示すブロック図である。 １……フレーム分解回路、２……書込みアドレスカウン
タ、３……デュアルポートメモリ、４……フレーム生成
回路、５……読出しアドレスカウンタ、１−1,3−1,4−
2,……データ、１−２……同期フラグ、２−１……書込
みアドレス、２−２……読出し許可信号、４−１……読
出し開始信号、５−１……読出しアドレス
成を示すブロック図、第２図（ａ）および（ｂ）はこの
種の多重化フレーム変換処理に供する変換前多重化フレ
ームＡおよび変換後多重化フレームＢの一般的構成の一
例を示す図、第３図はこの種の従来の多重化フレーム変
換回路の概略構成を示すブロック図である。 １……フレーム分解回路、２……書込みアドレスカウン
タ、３……デュアルポートメモリ、４……フレーム生成
回路、５……読出しアドレスカウンタ、１−1,3−1,4−
2,……データ、１−２……同期フラグ、２−１……書込
みアドレス、２−２……読出し許可信号、４−１……読
出し開始信号、５−１……読出しアドレス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 G06F 5/06 H04L 7/00
Claims (1)
- 【請求項１】第１の多重化フレームを第２の多重化フレ
ームに変換する多重化フレーム変換回路において、 前記第１の多重化フレームを各チャンネル毎のデータに
分解するフレーム分解手段と、 前記第１の多重化フレームと前記第２の多重化フレーム
のデータ長の最小公倍数分のアドレスエリアを有するデ
ュアルポートメモリと、 前記アドレスエリアを前記最小公倍数分ずつ用いて前記
デュアルポートメモリに前記フレーム分解手段により分
解されたデータを順次書込むための書込みアドレスを発
生する書込みアドレス発生手段と、 前記書込みアドレス発生手段から出力される読出し許可
信号に基づいて起動され、前記書込みアドレス対応に書
込まれたデータを前記デュアルポートメモリから前記第
２の多重化フレームのフォーマットに従って読出すため
の読出しアドレスを発生する読出しアドレス発生手段
と、 前記読出しアドレスに基づき前記デュアルポートメモリ
から読出したデータの配列にフレーム同期信号を付加
し、前記第２の多重化フレームとして出力するフレーム
生成手段と を具備することを特徴とする多重化フレーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274481A JP2758175B2 (ja) | 1988-11-01 | 1988-11-01 | 多重化フレーム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274481A JP2758175B2 (ja) | 1988-11-01 | 1988-11-01 | 多重化フレーム変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122741A JPH02122741A (ja) | 1990-05-10 |
| JP2758175B2 true JP2758175B2 (ja) | 1998-05-28 |
Family
ID=17542294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274481A Expired - Lifetime JP2758175B2 (ja) | 1988-11-01 | 1988-11-01 | 多重化フレーム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758175B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787156A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 時分割多重回線処理装置 |
| TW288253B (ja) * | 1994-02-03 | 1996-10-11 | Aneruba Kk | |
| TW201005825A (en) | 2008-05-30 | 2010-02-01 | Panasonic Corp | Plasma processing apparatus and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785547B2 (ja) * | 1988-07-08 | 1995-09-13 | 日本電気株式会社 | フレーム変換器 |
| JPH0750876B2 (ja) * | 1988-10-25 | 1995-05-31 | 日本電気株式会社 | フレーム変換回路 |
-
1988
- 1988-11-01 JP JP63274481A patent/JP2758175B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122741A (ja) | 1990-05-10 |
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