JPH04216229A - 時分割多重処理カウンタ - Google Patents
時分割多重処理カウンタInfo
- Publication number
- JPH04216229A JPH04216229A JP41060290A JP41060290A JPH04216229A JP H04216229 A JPH04216229 A JP H04216229A JP 41060290 A JP41060290 A JP 41060290A JP 41060290 A JP41060290 A JP 41060290A JP H04216229 A JPH04216229 A JP H04216229A
- Authority
- JP
- Japan
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- signal
- multiplexed
- count value
- channel
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- Pending
Links
- 239000002253 acid Substances 0.000 abstract 1
- 150000007513 acids Chemical class 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数の被多重信号を時
分割多重した多重信号に対して、被多重信号単位に時分
割カウント処理を行う時分割多重処理カウンタに関する
。
分割多重した多重信号に対して、被多重信号単位に時分
割カウント処理を行う時分割多重処理カウンタに関する
。
【０００２】
【従来の技術】データ交換では、複数の被多重信号を時
分割多重した多重信号を送信して、受信側で被多重信号
に分離する時分割交換方式が用いられている。この多重
信号を被多重信号単位でカウントする場合、従来は図３
に示すようなカウント処理回路で行っていた。
分割多重した多重信号を送信して、受信側で被多重信号
に分離する時分割交換方式が用いられている。この多重
信号を被多重信号単位でカウントする場合、従来は図３
に示すようなカウント処理回路で行っていた。
【０００３】図３に示すカウント処理回路では、ｎ個の
被多重信号を時分割多重したｎ多重信号１０１を、並列
展開回路１０２によって、ｎ個の被多重信号１１１，１
１２，１１３に並列展開し、各被多重信号を、それぞれ
判定回路１１４，１１５，１１６に入力する。各判定回
路は、それぞれカウント対象ビットを判定し、イネーブ
ル信号１１７，１１８，１１９を出力する。そして、こ
のイネーブル信号を、ディジタルカウンタ１２１，１２
２，１２３でカウントすることによって、被多重信号単
位にカウントする。
被多重信号を時分割多重したｎ多重信号１０１を、並列
展開回路１０２によって、ｎ個の被多重信号１１１，１
１２，１１３に並列展開し、各被多重信号を、それぞれ
判定回路１１４，１１５，１１６に入力する。各判定回
路は、それぞれカウント対象ビットを判定し、イネーブ
ル信号１１７，１１８，１１９を出力する。そして、こ
のイネーブル信号を、ディジタルカウンタ１２１，１２
２，１２３でカウントすることによって、被多重信号単
位にカウントする。
【０００４】
【発明が解決しようとする課題】このように、従来は、
多重信号を被多重信号単位でカウントするためには、処
理する多重信号に含まれる被多重信号の数だけの判定回
路やカウンタが必要になり、ハードウェアの規模が膨大
になるという問題点があった。
多重信号を被多重信号単位でカウントするためには、処
理する多重信号に含まれる被多重信号の数だけの判定回
路やカウンタが必要になり、ハードウェアの規模が膨大
になるという問題点があった。
【０００５】そこで、本発明の目的は、簡単な構成で多
重信号を被多重信号単位でカウントすることのできる時
分割多重処理カウンタを提供することにある。
重信号を被多重信号単位でカウントすることのできる時
分割多重処理カウンタを提供することにある。
【０００６】
【課題を解決するための手段】本発明の時分割多重処理
カウンタは、複数のチャネルからの被多重信号を時分割
多重した多重信号を入力し、被多重信号単位でカウント
の対象となるビットを判定し、判定信号を出力する判定
手段と、各被多重信号ごとのカウント値を保持するチャ
ネルごとの記憶領域を有すると共に、多重信号における
被多重信号のチャネルを示す信号に応じて、そのチャネ
ルに対応する記憶領域の読み出しおよび書き込みを行う
記憶手段と、この記憶手段から読み出されたカウント値
を入力し、判定手段からの判定信号入力時には入力した
カウント値に１を加算して、その他の場合には入力した
カウント値をそのまま、記憶手段に出力する加算手段と
を備えたものである。記憶手段は、記憶領域の読み出し
後、加算手段の出力の書き込みを行う。
カウンタは、複数のチャネルからの被多重信号を時分割
多重した多重信号を入力し、被多重信号単位でカウント
の対象となるビットを判定し、判定信号を出力する判定
手段と、各被多重信号ごとのカウント値を保持するチャ
ネルごとの記憶領域を有すると共に、多重信号における
被多重信号のチャネルを示す信号に応じて、そのチャネ
ルに対応する記憶領域の読み出しおよび書き込みを行う
記憶手段と、この記憶手段から読み出されたカウント値
を入力し、判定手段からの判定信号入力時には入力した
カウント値に１を加算して、その他の場合には入力した
カウント値をそのまま、記憶手段に出力する加算手段と
を備えたものである。記憶手段は、記憶領域の読み出し
後、加算手段の出力の書き込みを行う。
【０００７】本発明では、判定手段が、多重信号を入力
し、被多重信号単位でカウントの対象となるビットを判
定し、判定信号を出力する。この判定信号は加算手段に
送られる。また、チャネルごとの記憶領域を有する記憶
手段は、チャネルを示す信号に応じて、そのチャネルに
対応する記憶領域から被多重信号のカウント値を読み出
し、このカウント値は加算手段に入力される。この加算
手段は、判定手段からの判定信号入力時には入力したカ
ウント値に１を加算して、その他の場合には入力したカ
ウント値をそのまま、記憶手段に出力する。これにより
、記憶手段の各記憶領域のカウント値は、その記憶領域
に対応する被多重信号に対する判定信号に応じて１ずつ
増加していく。
し、被多重信号単位でカウントの対象となるビットを判
定し、判定信号を出力する。この判定信号は加算手段に
送られる。また、チャネルごとの記憶領域を有する記憶
手段は、チャネルを示す信号に応じて、そのチャネルに
対応する記憶領域から被多重信号のカウント値を読み出
し、このカウント値は加算手段に入力される。この加算
手段は、判定手段からの判定信号入力時には入力したカ
ウント値に１を加算して、その他の場合には入力したカ
ウント値をそのまま、記憶手段に出力する。これにより
、記憶手段の各記憶領域のカウント値は、その記憶領域
に対応する被多重信号に対する判定信号に応じて１ずつ
増加していく。
【０００８】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。
て説明する。
【０００９】図１は、本発明の一実施例の時分割多重処
理カウンタの構成を示すブロック図である。
理カウンタの構成を示すブロック図である。
【００１０】この図に示すように、時分割多重処理カウ
ンタは、ｎ個のチャネルからの被多重信号を時分割多重
した多重信号１０１を入力し、被多重信号単位でカウン
トの対象となるビットを判定し、イネーブル信号１０２
を出力する判定回路１１を備えている。イネーブル信号
１０２は、カウント対象ビット判定時に“Ｈ”レベルと
なりイネーブル状態を示し、その他のときには“Ｌ”レ
ベルとなりディセイブル（ｄｉｓａｂｌｅ）状態を示す
。このイネーブル信号１０２は、加算器１２に供給され
るようになっている。この加算器１２の出力信号はメモ
リ１３に入力され、このメモリ１３の出力信号１０４は
加算器１２に入力されるようになっている。また、メモ
リ１３には、外部から、多重信号における被多重信号の
“１”〜“ｎ”のチャネルアドレスを示すチャネルアド
レス信号１０３が供給されている。メモリ１３は、各被
多重信号ごとのカウント値を保持するために、チャネル
“１”〜“ｎ”に対応するアドレス“１”〜“ｎ”の記
憶領域を有し、チャネルアドレス信号１０３に応じてそ
のチャネルに対応する記憶領域の読み出しおよび書き込
みを行うようになっている。また、加算器１２は、判定
回路１１からのイネーブル信号１０２が“Ｈ”レベルの
ときには入力したメモリ出力値１０４に１を加算して、
“Ｌ”レベルのときには入力したメモリ出力値１０４を
そのまま、加算器出力信号１０５としてメモリ１３に出
力するようになっている。
ンタは、ｎ個のチャネルからの被多重信号を時分割多重
した多重信号１０１を入力し、被多重信号単位でカウン
トの対象となるビットを判定し、イネーブル信号１０２
を出力する判定回路１１を備えている。イネーブル信号
１０２は、カウント対象ビット判定時に“Ｈ”レベルと
なりイネーブル状態を示し、その他のときには“Ｌ”レ
ベルとなりディセイブル（ｄｉｓａｂｌｅ）状態を示す
。このイネーブル信号１０２は、加算器１２に供給され
るようになっている。この加算器１２の出力信号はメモ
リ１３に入力され、このメモリ１３の出力信号１０４は
加算器１２に入力されるようになっている。また、メモ
リ１３には、外部から、多重信号における被多重信号の
“１”〜“ｎ”のチャネルアドレスを示すチャネルアド
レス信号１０３が供給されている。メモリ１３は、各被
多重信号ごとのカウント値を保持するために、チャネル
“１”〜“ｎ”に対応するアドレス“１”〜“ｎ”の記
憶領域を有し、チャネルアドレス信号１０３に応じてそ
のチャネルに対応する記憶領域の読み出しおよび書き込
みを行うようになっている。また、加算器１２は、判定
回路１１からのイネーブル信号１０２が“Ｈ”レベルの
ときには入力したメモリ出力値１０４に１を加算して、
“Ｌ”レベルのときには入力したメモリ出力値１０４を
そのまま、加算器出力信号１０５としてメモリ１３に出
力するようになっている。
【００１１】次に、図２を参照して本実施例の動作につ
いて説明する。図２は、本実施例の動作を説明するため
のタイミングチャートである。
いて説明する。図２は、本実施例の動作を説明するため
のタイミングチャートである。
【００１２】図２では、入力される多重信号１０１を、
３個の被多重信号２０１，２０２，２０３を時分割多重
した３多重信号として説明する。図２の（ａ）〜（ｃ）
に示すように、各被多重信号２０１，２０２，２０３は
、１フレーム内で＃“１”〜＃“６”のタイムスロット
に分かれているものとし、これらを時間的に圧縮して時
分割多重化したものが図２の（ｄ）に示すような多重信
号１０１である。
３個の被多重信号２０１，２０２，２０３を時分割多重
した３多重信号として説明する。図２の（ａ）〜（ｃ）
に示すように、各被多重信号２０１，２０２，２０３は
、１フレーム内で＃“１”〜＃“６”のタイムスロット
に分かれているものとし、これらを時間的に圧縮して時
分割多重化したものが図２の（ｄ）に示すような多重信
号１０１である。
【００１３】この多重信号１０１は、判定回路１１に入
力される。ここで、図２で斜線で示す部分がカウント対
象ビットを含むタイムスロットとする。図２の（ｅ）に
示すように、判定回路１１は、この斜線で示す部分のと
きのみ“Ｈ”レベルとなるイネーブル信号１０２を出力
する。
力される。ここで、図２で斜線で示す部分がカウント対
象ビットを含むタイムスロットとする。図２の（ｅ）に
示すように、判定回路１１は、この斜線で示す部分のと
きのみ“Ｈ”レベルとなるイネーブル信号１０２を出力
する。
【００１４】また、図２の（ｆ）に示すように、多重信
号１０１における被多重信号の“１”〜“３”のチャネ
ルアドレスを示すチャネルアドレス信号１０３が、メモ
リ１３に供給される。このチャネルアドレス信号１０３
としては、例えば多重信号１０１の受信側での分離化の
ためのアドレス信号を用いることができる。
号１０１における被多重信号の“１”〜“３”のチャネ
ルアドレスを示すチャネルアドレス信号１０３が、メモ
リ１３に供給される。このチャネルアドレス信号１０３
としては、例えば多重信号１０１の受信側での分離化の
ためのアドレス信号を用いることができる。
【００１５】メモリ１３のアドレス“１”〜“３”の各
記憶領域は、各チャネルに対応する各被多重信号ごとの
カウント値を保持する。そして、図２の（ｇ）に示すよ
うに、このメモリ１３は、チャネルアドレス信号１０３
の示すチャネルアドレスに対応する記憶領域に書き込ま
れていた値が読み出され、加算器１２に入力される。図
２の（ｈ）に示すように、このとき、加算器１２は、イ
ネーブル信号１０２が“Ｈ”レベルであれば入力値に１
を加算して、その他の場合には入力値をそのまま、加算
器出力１０５としてメモリ１３に出力する。メモリ１３
は、この加算器出力１０５を、読み出しと同一のアドレ
スの領域に書き込む。
記憶領域は、各チャネルに対応する各被多重信号ごとの
カウント値を保持する。そして、図２の（ｇ）に示すよ
うに、このメモリ１３は、チャネルアドレス信号１０３
の示すチャネルアドレスに対応する記憶領域に書き込ま
れていた値が読み出され、加算器１２に入力される。図
２の（ｈ）に示すように、このとき、加算器１２は、イ
ネーブル信号１０２が“Ｈ”レベルであれば入力値に１
を加算して、その他の場合には入力値をそのまま、加算
器出力１０５としてメモリ１３に出力する。メモリ１３
は、この加算器出力１０５を、読み出しと同一のアドレ
スの領域に書き込む。
【００１６】以上の動作により、メモリ１３のアドレス
“１”〜“３”の領域には、それぞれ、被多重信号２０
１〜２０３の斜線部分のカウント数が保持される。
“１”〜“３”の領域には、それぞれ、被多重信号２０
１〜２０３の斜線部分のカウント数が保持される。
【００１７】このように本実施例によれば、１組の判定
回路１１，加算器１２およびメモリ１３を用いた簡単な
構成で、多重信号を被多重信号単位でカウントすること
ができる。
回路１１，加算器１２およびメモリ１３を用いた簡単な
構成で、多重信号を被多重信号単位でカウントすること
ができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、多
重信号の各被多重信号ごとのカウント値を保持するチャ
ネルごとの記憶領域を有する記憶手段を設け、被多重信
号のチャネルを示す信号に応じて、そのチャネルに対応
する記憶領域からカウント値を読み出して、多重信号中
のカウントの対象となるビットが判定されたときには入
力したカウント値に１を加算して、その他の場合には入
力したカウント値をそのまま、記憶手段に出力し、読み
出し時と同一アドレスの記憶領域に記憶させるようにし
たので、簡単な構成で多重信号を被多重信号単位でカウ
ントすることができるという効果がある。
重信号の各被多重信号ごとのカウント値を保持するチャ
ネルごとの記憶領域を有する記憶手段を設け、被多重信
号のチャネルを示す信号に応じて、そのチャネルに対応
する記憶領域からカウント値を読み出して、多重信号中
のカウントの対象となるビットが判定されたときには入
力したカウント値に１を加算して、その他の場合には入
力したカウント値をそのまま、記憶手段に出力し、読み
出し時と同一アドレスの記憶領域に記憶させるようにし
たので、簡単な構成で多重信号を被多重信号単位でカウ
ントすることができるという効果がある。
【図１】本発明の一実施例の時分割多重処理カウンタの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図３】従来のカウント処理回路の構成を示すブロック
図である。
図である。
１１ 判定回路
１２ 加算器
１３ メモリ
１０１ 多重信号
１０２ イネーブル信号
１０３ チャネルアドレス信号
１０４ メモリ出力信号
１０５ 加算器出力信号
Claims (2)
- 【請求項１】複数のチャネルからの被多重信号を時分割
多重した多重信号を入力し、被多重信号単位でカウント
の対象となるビットを判定し、判定信号を出力する判定
手段と、各被多重信号ごとのカウント値を保持するチャ
ネルごとの記憶領域を有すると共に、多重信号における
被多重信号のチャネルを示す信号に応じて、そのチャネ
ルに対応する記憶領域の読み出しおよび書き込みを行う
記憶手段と、この記憶手段から読み出されたカウント値
を入力し、前記判定手段からの判定信号入力時には入力
したカウント値に１を加算して、その他の場合には入力
したカウント値をそのまま、前記記憶手段に出力する加
算手段とを具備したことを特徴とする時分割多重処理カ
ウンタ。 - 【請求項２】前記記憶手段は、記憶領域の読み出し後、
前記加算手段の出力の書き込みを行うことを特徴とする
請求項１記載の時分割多重処理カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41060290A JPH04216229A (ja) | 1990-12-14 | 1990-12-14 | 時分割多重処理カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41060290A JPH04216229A (ja) | 1990-12-14 | 1990-12-14 | 時分割多重処理カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216229A true JPH04216229A (ja) | 1992-08-06 |
Family
ID=18519739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41060290A Pending JPH04216229A (ja) | 1990-12-14 | 1990-12-14 | 時分割多重処理カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04216229A (ja) |
-
1990
- 1990-12-14 JP JP41060290A patent/JPH04216229A/ja active Pending
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