JP3513021B2 - 非同期データマッピング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非同期データマッ
ピング装置に関し、特に、複数の非同期データを所定フ
ォーマットにマッピングして出力する非同期データマッ
ピング装置に関する。

【０００２】

【従来の技術】図１０は、従来の非同期データマッピン
グ装置の構成を示すブロック図である。例えば３チャネ
ル分の非同期データを特定フォーマットにマッピングし
ようとする場合、チャネル毎にメモリ１１１〜１１３を
用意する。メモリ１１１〜１１３の各々はＲＡＭ２つで
構成され、１つのＲＡＭが、特定フォーマットの１フレ
ーム分のデータを蓄えることができる。メモリ１１１〜
１１３にはメモリ書き込み部１０１〜１０３がそれぞれ
接続されると共に、マッピング部１２１及びメモリ読み
出し部１２２が接続される。メモリ書き込み部１０１〜
１０３は各々、書き込みアドレス及び書き込みイネーブ
ル信号を対応のメモリへ出力し、これによって各非同期
データが対応のメモリへ書き込まれる。メモリ読み出し
部１２２は、フレームタイミングに基づき読み出しアド
レスを生成して、メモリ１１１〜１１３に順次送る。こ
れによってメモリ１１１〜１１３から順次読み出された
データがマッピング部１２１へ送られ、所定フォーマッ
トでマッピングされる。

【０００３】メモリ１１１〜１１３の各々では、一方の
ＲＡＭに書き込みを行っている間は他方のＲＡＭで読み
出しが行われ、書き込みと読み出しが同時に同一のＲＡ
Ｍで行われることがないようにしている。

【０００４】図１１は、あるチャネルにおいて２つのＲ
ＡＭ１，ＲＡＭ２からなるメモリがあった場合の書き込
み時間及び読み出し時間を示す図である。すなわち、今
回周期においてＲＡＭ１にデータ１〜９が書き込まれて
いる期間には、前回周期（図示せず）でＲＡＭ２に書き
込まれたデータ１〜９の読み出しが行われ、次回周期に
おいてＲＡＭ２にデータ１〜９が書き込まれている期間
には、今回周期でＲＡＭ１に書き込まれたデータ１〜９
の読み出しが行われる。

【０００５】なお、図１０では、メモリ１１１〜１１３
の各々が２つのＲＡＭから構成されるが、メモリ１１１
〜１１３の各々は、２フレーム分の記憶容量があれば１
つのＲＡＭから構成されていても同様の動作ができる。

【０００６】

【発明が解決しようとする課題】このように、従来、非
同期データを同期化してマッピングするために、チャネ
ル毎に２フレーム分の記憶容量を持ったメモリが必要で
あった。そのため、回路規模が大きくなるというという
問題点があった。これはチャネル数に関係なく存在する
問題である。

【０００７】また、複数チャネルの非同期データを扱う
場合、チャネル毎にメモリを分ける必要があるのでメモ
リの数が多く、そのため回路規模が大きくなることに伴
い、レイアウトが難しくなるという問題もある。

【０００８】本発明はこのような点に鑑みてなされたも
のであり、必要となるメモリの記憶容量の削減を図り、
これによって回路規模を縮小し、レイアウトをしやすく
した非同期データマッピング装置を提供することを目的
とする。

【０００９】

【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、所定フォーマット１
フレーム分のデータを蓄えられるメモリ手段２０ａと、
チャネル毎に設けられ、対応チャネルの非同期データを
同期化する同期手段１０ａと、チャネル毎に設けられ、
対応チャネルの同期化データをメモリ手段２０ａに書き
込むための書き込みアドレス、書き込みイネーブル信
号、及び読み出し開始タイミングパルスを生成する書き
込みアドレス生成手段１０ｂと、各チャネルに対応する
タイムスロットを順次生成するタイムスロット生成手段
１４ａと、タイムスロット生成手段１４ａで生成された
タイムスロットが対応するチャネルにおける書き込みア
ドレス生成手段が書き込みイネーブル信号を出力してい
るときに、当該チャネルに係る同期化データ及び書き込
みアドレスをメモリ手段２０ａに送り、メモリ手段２０
ａに書き込みを行う選択処理手段１５ａと、フレームタ
イミング信号と、各書き込みアドレス生成手段から送ら
れた読み出し開始タイミングパルスとに基づき、読み出
しアドレスを生成する読み出しアドレス生成手段３０
と、フレームタイミング信号を基に、メモリ手段２０ａ
から読み出されたデータをマッピングするマッピング手
段３８ａとを有することを特徴とする非同期データマッ
ピング装置が提供される。

【００１０】以上のような構成において、先ず書き込み
を説明する。例えばチャネルパッケージ１０に、対応す
るチャネルから非同期データが入力されると、同期手段
１０ａが非同期データに対して同期化を行い、同期化さ
れたデータを選択処理手段１５ａへ出力する。また書き
込みアドレス生成手段１０ｂが、非同期データの入力に
合わせ書き込みアドレス及び書き込みイネーブル信号を
生成して選択処理手段１５ａへ出力する。それと同時
に、読み出し開始タイミングパルスを生成して読み出し
アドレス生成手段３０へ出力する。他のチャネルパッケ
ージにおいても同様な処理がされる。なお読み出し開始
タイミングパルスは、メモリ手段２０ａに対応チャネル
のデータの書き込みが終了する時点において、メモリ手
段２０ａに書き込まれていた対応チャネルのデータが全
て読み出されると共に、読み出しが書き込みに追いつか
ないようなタイミングで発生される。

【００１１】タイムスロット生成手段１４ａは、各チャ
ネルに対応するタイムスロットを順次生成し、選択処理
手段１５ａへ送る。選択処理手段１５ａでは、タイムス
ロット生成手段１４ａから送られるタイムスロット及び
各チャネルの書き込みアドレス生成手段から送られる書
き込みイネーブル信号を監視し、例えばタイムスロット
がチャネルパッケージ１０のチャネルに対応していると
きに、書き込みアドレス生成手段１０ｂから書き込みイ
ネーブル信号が出力されていれば、同期手段１０ａから
送られた同期化データ、及び書き込みアドレス生成手段
１０ｂから送られた書き込みアドレスを選択し、メモリ
手段２０ａに送る。そして、メモリ手段２０ａに当該同
期化データの書き込みを行わせる。

【００１２】次に、読み出しを説明する。読み出しアド
レス生成手段３０が、フレームタイミング信号と、各書
き込みアドレス生成手段から送られた読み出し開始タイ
ミングパルスとに基づき、読み出しアドレスを生成す
る。例えば、フレームタイミング信号を基にして、各チ
ャネルに対応するイネーブル信号が順次生成されている
とする。読み出しアドレス生成手段３０は、対応チャネ
ルの読み出し開始タイミングパルスが入力済みであれ
ば、対応チャネルのイネーブル信号が生成されている間
だけ、対応チャネルのデータを読み出すための読み出し
アドレスを生成する。この読み出しアドレスによってメ
モリ手段２０ａからデータが読み出されてマッピング手
段３８ａへ送られる。マッピング手段３８ａはフレーム
タイミング信号に基づいて、そのデータを所定のフォー
マットにマッピングする。

【００１３】かくして、本発明における各チャネルの書
き込み及び読み出しのタイミングは、図２に示すように
なる。図２は、メモリ手段２０ａにおける各チャネルの
書き込み時間及び読み出し時間を示す図である。すなわ
ち、今回周期においてメモリ手段２０ａに、例えばチャ
ネル１のデータ１〜９が書き込まれ、その期間の後半部
において、今回周期でメモリ手段２０ａに書き込まれた
チャネル１のデータ１〜９の読み出しが行われる。次回
周期においては、メモリ手段２０ａに、例えばチャネル
２のデータ１〜９が書き込まれ、その期間の後半部にお
いて、次回周期でメモリ手段２０ａに書き込まれたチャ
ネル２のデータ１〜９の読み出しが行われる。

【００１４】このように、メモリ手段２０ａは、所定フ
ォーマット１フレーム分のデータを蓄えられる記憶容量
を備えるだけでよく、しかも、チャネル数が増えてもメ
モリ手段２０ａの記憶容量を増やす必要がない。したが
って、従来装置よりも回路規模が縮小され、またレイア
ウトもしやすくなる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。まず、本発明の実施形態の原理
構成を、図１を参照して説明する。本発明の実施形態
は、所定フォーマット１フレーム分のデータを蓄えられ
るメモリ手段２０ａと、チャネル毎に設けられ、対応チ
ャネルの非同期データを同期化する同期手段１０ａと、
チャネル毎に設けられ、対応チャネルの同期化データを
メモリ手段２０ａに書き込むための書き込みアドレス、
書き込みイネーブル信号、及び読み出し開始タイミング
パルスを生成する書き込みアドレス生成手段１０ｂと、
各チャネルに対応するタイムスロットを順次生成するタ
イムスロット生成手段１４ａと、タイムスロット生成手
段１４ａで生成されたタイムスロットが対応するチャネ
ルにおける書き込みアドレス生成手段が書き込みイネー
ブル信号を出力しているときに、当該チャネルに係る同
期化データ及び書き込みアドレスをメモリ手段２０ａに
送り、メモリ手段２０ａに書き込みを行う選択処理手段
１５ａと、フレームタイミング信号と、各書き込みアド
レス生成手段から送られた読み出し開始タイミングパル
スとに基づき、読み出しアドレスを生成する読み出しア
ドレス生成手段３０と、フレームタイミング信号を基
に、メモリ手段２０ａから読み出されたデータをマッピ
ングするマッピング手段３８ａとから構成される。

【００１６】以上のような構成において、先ず書き込み
を説明する。例えばチャネルパッケージ１０に、対応す
るチャネルから非同期データが入力されると、同期手段
１０ａが非同期データに対して同期化を行い、同期化さ
れたデータを選択処理手段１５ａへ出力する。また書き
込みアドレス生成手段１０ｂが、非同期データの入力に
合わせ書き込みアドレス及び書き込みイネーブル信号を
生成して選択処理手段１５ａへ出力する。それと同時
に、読み出し開始タイミングパルスを生成して読み出し
アドレス生成手段３０へ出力する。他のチャネルパッケ
ージにおいても同様な処理がされる。なお読み出し開始
タイミングパルスは、メモリ手段２０ａに対応チャネル
のデータの書き込みが終了する時点において、メモリ手
段２０ａに書き込まれていた対応チャネルのデータが全
て読み出されると共に、読み出しが書き込みに追いつか
ないようなタイミングで発生される。

【００１７】タイムスロット生成手段１４ａは、各チャ
ネルに対応するタイムスロットを順次生成し、選択処理
手段１５ａへ送る。選択処理手段１５ａでは、タイムス
ロット生成手段１４ａから送られるタイムスロット及び
各チャネルの書き込みアドレス生成手段から送られる書
き込みイネーブル信号を監視し、例えばタイムスロット
がチャネルパッケージ１０のチャネルに対応していると
きに、書き込みアドレス生成手段１０ｂから書き込みイ
ネーブル信号が出力されていれば、同期手段１０ａから
送られた同期化データ、及び書き込みアドレス生成手段
１０ｂから送られた書き込みアドレスを選択し、メモリ
手段２０ａに送る。そして、メモリ手段２０ａに当該同
期化データの書き込みを行わせる。

【００１８】次に、読み出しを説明する。読み出しアド
レス生成手段３０が、フレームタイミング信号と、各書
き込みアドレス生成手段から送られた読み出し開始タイ
ミングパルスとに基づき、読み出しアドレスを生成す
る。例えば、フレームタイミング信号を基にして、各チ
ャネルに対応するイネーブル信号が順次生成されている
とする。読み出しアドレス生成手段３０は、対応チャネ
ルの読み出し開始タイミングパルスが入力済みであれ
ば、対応チャネルのイネーブル信号が生成されている間
だけ、対応チャネルのデータを読み出すための読み出し
アドレスを生成する。この読み出しアドレスによってメ
モリ手段２０ａからデータが読み出されてマッピング手
段３８ａへ送られる。マッピング手段３８ａはフレーム
タイミング信号に基づいて、そのデータを所定のフォー
マットにマッピングする。

【００１９】かくして、本発明における各チャネルの書
き込み及び読み出しのタイミングは、図２に示すように
なる。図２は、メモリ手段２０ａにおける各チャネルの
書き込み時間及び読み出し時間を示す図である。すなわ
ち、今回周期においてメモリ手段２０ａに、例えばチャ
ネル１のデータ１〜９が書き込まれ、その期間の後半部
において、今回周期でメモリ手段２０ａに書き込まれた
チャネル１のデータ１〜９の読み出しが行われる。次回
周期においては、メモリ手段２０ａに、例えばチャネル
２のデータ１〜９が書き込まれ、その期間の後半部にお
いて、次回周期でメモリ手段２０ａに書き込まれたチャ
ネル２のデータ１〜９の読み出しが行われる。

【００２０】このように、メモリ手段２０ａは、所定フ
ォーマット１フレーム分のデータを蓄えられる記憶容量
を備えるだけでよく、しかも、チャネル数が増えてもメ
モリ手段２０ａの記憶容量を増やす必要がない。したが
って、従来装置よりも回路規模が縮小され、またレイア
ウトもしやすくなる。

【００２１】次に、本発明の実施の形態を詳しく説明す
る。なお、以下に説明する実施の形態では、図１に示す
チャネルパッケージ１０が図３のチャネルパッケージ１
１に対応し、同様に、同期手段１０ａが図３のＥＳ部１
１ａに、書き込みアドレス生成手段１０ｂが図３の書き
込みアドレス生成部１１ｂに、タイムスロット生成手段
１４ａが図３のタイムスロット生成部１４に、選択処理
手段１５ａが図３の選択処理部１５に、メモリ手段２０
ａが図３及び図７のメモリ２０に、読み出しアドレス生
成手段３０が図７の読み出しアドレス生成部３１〜３３
及び選択部３５に、マッピング手段３８ａが図７のマッ
ピング部３８に対応する。

【００２２】図３は、非同期データマッピング装置の書
き込み部の構成を示すブロック図である。この例では３
チャネル分のＥＣ１フレームフォーマットの信号が書き
込み部へ入力される。図４は、図３に示す非同期データ
マッピング装置の書き込み部の動作を示すタイミングチ
ャートである。以下、このチャートを適宜参照して書き
込み部の説明を進める。なお、読み出し部については図
７を参照して後述する。

【００２３】書き込み部では、メモリ２０に対して、チ
ャネルパッケージ１１〜１３、選択処理部１５、タイム
スロット生成部１４が設けられる。メモリ２０は、３チ
ャネル分のＥＣ１フレームフォーマットのデータを蓄え
ることができる。チャネルパッケージ１１〜１３は、チ
ャネル１〜３にそれぞれ対応し、同一の構成を備える。
そこで以下、チャネル１のチャネルパッケージ１１だけ
を説明する。

【００２４】チャネルパッケージ１１は、ＥＳ（Elasti
c Store ）部１１ａと書き込みアドレス生成部１１ｂと
から構成される。ＥＳ部１１ａはＦＩＦＯからなり、非
同期データを書き込みクロック〔図４（Ａ）〕に同期し
たデータに変換し、選択処理部１５へ出力する。書き込
みアドレス生成部１１ｂには、ＥＳ部１１ａを介して８
クロック幅のタイミング信号〔図４（Ｃ）〕が入力され
る。書き込みアドレス生成部１１ｂは、タイミング信号
を基に、８クロック幅の書き込みアドレス〔図４
（Ｄ）〕及び３クロック幅の書き込みイネーブル信号
〔図４（Ｅ）〕を作成し、選択処理部１５へ出力する。
図４（Ｆ）〜図４（Ｈ）は、チャネル２のタイミング信
号、書き込みアドレス、書き込みイネーブル信号を示
し、図４（Ｉ）〜図４（Ｋ）は、チャネル３のタイミン
グ信号、書き込みアドレス、書き込みイネーブル信号を
示す。

【００２５】書き込みアドレス生成部１１ｂはさらに、
読み出し開始タイミングパルスを発生し、図７に示す読
み出しアドレス生成部３１へ出力する。読み出し開始タ
イミングパルスは、メモリ２０にデータの書き込みが終
了する時点において、メモリ２０に書き込まれていたデ
ータが全て読み出されると共に、読み出しが書き込みに
追いつかないようなタイミングで発生される。

【００２６】タイムスロット生成部１４は、各チャネル
に対応するタイムスロットを書き込みクロックに合わせ
１クロック幅で順次生成し〔図４（Ｂ）〕、選択処理部
１５へ出力する。図４（Ｂ）における数字はチャネルを
示す。

【００２７】選択処理部１５は、タイムスロット生成部
１４から送られるタイムスロット及び各チャネルの書き
込みアドレス生成部から送られる書き込みイネーブル信
号を監視し、例えばタイムスロットがチャネル１に対応
しているときに、書き込みアドレス生成部１１ｂから書
き込みイネーブル信号が出力されていれば、ＥＳ部１１
ａから送られたデータ及び書き込みアドレス生成部１１
ｂから送られた書き込みアドレスを選択する〔図４
（Ｌ）〕。それと同時に、選択処理部１５は書き込みイ
ネーブル信号〔図４（Ｍ）〕を作成し、データ及び書き
込みアドレスととも、この書き込みイネーブル信号をメ
モリ２０に送る。これによって、メモリ２０にデータの
書き込みが行われる。

【００２８】図５は、ＥＣ１フレームフォーマットの構
成を示す図である。このフレームフォーマットの中のセ
クションオーバヘッド４１を構成するＥ１，Ｆ１，Ｄ
１，Ｄ２，Ｄ３バイト、及びラインオーバヘッド４２を
構成するＫ１，Ｋ２，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，
Ｄ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｓ１，Ｅ２バイトが、
書き込みアドレス生成部による制御動作によって抽出さ
れる。そして、１チャネル分のデータとしてメモリ２０
へ書き込まれる。

【００２９】図６は、メモリ２０へ書き込まれた１チャ
ネル分のデータを示す図である。図中の各ブロックは９
ビット構成にされる。すなわち、メモリ２０へ書き込ま
れる際に各バイトは１ビット追加される。先頭のＨＤ，
ＡＬＭは、新たに付加されたマッピングの管理情報であ
る。

【００３０】図７は、非同期データマッピング装置の読
み出し部の構成を示すブロック図である。図８は、図７
に示す非同期データマッピング装置の読み出し部の動作
を示すタイミングチャートである。以下、このチャート
を適宜参照して読み出し部の説明を進める。

【００３１】読み出し部では、メモリ２０に対して、読
み出しアドレス生成部３１〜３３、フレームタイミング
生成部３４、選択部３５，３６、パラシリ変換部３７、
マッピング部３８が設けられる。フレームタイミング生
成部３４は、フレームタイミング信号を生成してマッピ
ング部３８へ送ると共に、チャネル毎のイネーブル信号
〔図８（Ｂ）〜（Ｄ）〕を作成して読み出しアドレス生
成部３１〜３３及び選択部３５，３６へ送る。各イネー
ブル信号は、読み出しクロック〔図８（Ａ）〕の８クロ
ック幅を持ち、互いに重なることなく、８クロック毎に
順次生成される。

【００３２】読み出しアドレス生成部３１〜３３には、
書き込み部の各チャネルの書き込みアドレス生成部から
読み出し開始タイミングパルスがそれぞれ入力される。
読み出しアドレス生成部３１〜３３は各々、ビットカウ
ンタ及びアドレスカウンタを備え、対応チャネルの読み
出し開始タイミングパルスが入力済みであり、かつフレ
ームタイミング生成部３４から対応チャネルのイネーブ
ル信号が送られている間だけ、動作する。具体的には、
例えばチャネル１の読み出しアドレス生成部３１におい
て、チャネル１の読み出し開始タイミングパルスが入力
済みであるときに、フレームタイミング生成部３４から
チャネル１のイネーブル信号〔図８（Ｂ）〕が入力され
ると、ビットカウンタが、読み出しクロックに合わせて
１からアップカウントを開始し、イネーブル信号がなく
なるとその値を維持し、再びチャネル１のイネーブル信
号が入力されるとカウントを再開する。ビットカウンタ
は９までカウントすると１に戻るカウンタである〔図８
（Ｅ）〕。アドレスカウンタは、ビットカウンタの値が
９から１に戻るときに１だけアップカウントする。２０
までカウントすると１に戻る〔図８（Ｆ）〕。このアド
レスビットカウンタのカウント値が選択部３５へ出力さ
れ、またビットカウンタのカウント値が選択部３６へ出
力される。チャネル２，３の読み出しアドレス生成部３
２，３３でも同様な動作をする。

【００３３】選択部３５は、イネーブル信号が入力して
いるときに、対応チャネルのアドレスカウンタのカウン
ト値を読み出しアドレスとしてメモリ２０へ出力する。
例えば、チャネル１のイネーブル信号〔図８（Ｂ）〕が
入力しているときには、選択部３５は、チャネル１の読
み出しアドレス生成部３１を構成するアドレスカウンタ
のカウント値（図左側では１、図右側では１，２）をメ
モリ２０へ出力する〔図８（Ｇ）の参照番号４５，４
７〕。例えば、チャネル２のイネーブル信号〔図８
（Ｃ）〕が入力しているときには、選択部３５は、チャ
ネル２の読み出しアドレス生成部３２を構成するアドレ
スカウンタのカウント値（１２）をメモリ２０へ出力す
る〔図８（Ｇ）の参照番号４６〕。

【００３４】これによって、チャネル１のイネーブル信
号〔図８（Ｂ）〕のうち、第１番目のイネーブル信号
（図左側）が入力しているときには、メモリ２０から、
アドレス１に位置するチャネル１のデータ〔図８（Ｈ）
の参照番号４８〕が読み出される。またチャネル１のイ
ネーブル信号〔図８（Ｂ）〕のうち、第２番目のイネー
ブル信号（図右側）が入力しているときには、メモリ２
０から、アドレス１に位置するチャネル１の残りのデー
タ〔図８（Ｈ）の参照番号５０〕及びアドレス２に位置
するチャネル１のデータ〔図８（Ｈ）の参照番号５１〕
が読み出される。また、チャネル２のイネーブル信号
〔図８（Ｃ）〕が入力しているときには、メモリ２０か
ら、アドレス１２に位置するチャネル２のデータ〔図８
（Ｈ）の参照番号４９〕が読み出される。

【００３５】選択部３６は、イネーブル信号が入力して
いるときに、対応チャネルのビットカウンタのカウント
値を選択してパラシリ変換部３７へ送る。例えば、チャ
ネル１のイネーブル信号 〔図８（Ｂ）〕が入力してい
るときに、チャネル１のビットカウンタのカウント値
〔図８（Ｅ）〕を選択してパラシリ変換部３７へ送る。

【００３６】パラシリ変換部３７は、メモリ２０から読
み出されたパラレル信号を、選択部３６から送られたカ
ウント値に基づき、シリアル信号に変換してレーヤ２の
データ〔図８（Ｊ）〕を得、これをマッピング部３８へ
送る。

【００３７】マッピング部３８は、フレームタイミング
信号を基に、パラシリ変換部３７から送られたデータを
マッピングし、レーヤ１のデータとして出力する。図９
は、マッピング部３８がマッピングするフレームフォー
マットを示す図である。図中のブロック１つは８ビット
であり、カッコ内はチャネルを示す。

【００３８】図６に示す９ビット構成のＨＤ，ＡＬＭ，
Ｅ１，Ｆ１・・Ｄ１２，Ｓ１，Ｅ２バイトが８ビットに
分割されながら図９の対応のブロック内にマッピングさ
れる。例えば、チャネル１において、ＨＤバイトの８ビ
ット分〔図８（Ｊ）の参照番号５２相当〕がブロック
（１）−１にマッピングされ、ＨＤバイトの残り１ビッ
ト分及びＡＬＭバイトの７ビット分〔図８（Ｊ）の参照
番号５３相当〕がブロック（１）−２にマッピングさ
れ、ＡＬＭバイトの残り２ビット分及びＥ１バイトの６
ビット分がブロック（１）−３にマッピングされる。

【００３９】上述した実施の形態では、ＥＣ１フレーム
フォーマットのオーバヘッドを、図９に示すフレームフ
ォーマットにマッピングする場合を扱っているが、本発
明はこれに限定されるものではなく、任意の各種データ
のマッピングに適用できる。

【００４０】

【発明の効果】以上説明したように本発明では、今回周
期において、あるチャネルのデータをメモリ手段に書き
込み、その書き込み期間の後半部において、読み出し開
始タイミングパルスに従い、今回周期でメモリ手段に書
き込まれたデータの読み出しを行う。読み出し開始タイ
ミングパルスは、メモリ手段にデータの書き込みが終了
する時点において、メモリ手段に書き込まれていたデー
タが全て読み出されると共に、読み出しが書き込みに追
いつかないようなタイミングで発生される。次回周期で
は、他チャネルのデータの書き込み及び読み出しが行わ
れる。

【００４１】これにより、メモリ手段は、所定フォーマ
ット１フレーム分のデータを蓄えられる記憶容量を備え
るだけでよく、しかも、チャネル数が増えてもメモリ手
段の記憶容量を増やす必要がない。したがって、従来装
置よりも回路規模が縮小され、またレイアウトもしやす
くなる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】メモリ手段における各チャネルの書き込み時間
及び読み出し時間を示す図である。

【図３】非同期データマッピング装置の書き込み部の構
成を示すブロック図である。

【図４】図３に示す非同期データマッピング装置の書き
込み部の動作を示すタイミングチャートである。

【図５】ＥＣ１フレームフォーマットの構成を示す図で
ある。

【図６】メモリへ書き込まれた１チャネル分のデータを
示す図である。

【図７】非同期データマッピング装置の読み出し部の構
成を示すブロック図である。

【図８】図７に示す非同期データマッピング装置の読み
出し部の動作を示すタイミングチャートである。

【図９】マッピング部がマッピングするフレームフォー
マットを示す図である。

【図１０】従来の非同期データマッピング装置の構成を
示すブロック図である。

【図１１】あるチャネルにおいて２つのＲＡＭ１，ＲＡ
Ｍ２からなるメモリがあった場合の書き込み時間及び読
み出し時間を示す図である。

【符号の説明】

１０チャネルパッケージ １０ａ 同期手段 １０ｂ 書き込みアドレス生成手段 １４ａ タイムスロット生成手段 １５ａ 選択処理手段 ２０ａ メモリ手段 ３０ アドレス生成手段 ３８ａ マッピング手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 複数の非同期データを所定フォーマット
   にマッピングして出力する非同期データマッピング装置
   において、 所定フォーマット１フレーム分のデータを蓄えられるメ
   モリ手段と、 チャネル毎に設けられ、対応チャネルの非同期データを
   同期化する同期手段と、 チャネル毎に設けられ、対応チャネルの同期化データを
   前記メモリ手段に書き込むための書き込みアドレス、書
   き込みイネーブル信号、及び読み出し開始タイミングパ
   ルスを生成する書き込みアドレス生成手段と、 各チャネルに対応するタイムスロットを順次生成するタ
   イムスロット生成手段と、 前記タイムスロット生成手段で生成されたタイムスロッ
   トが対応するチャネルにおける前記書き込みアドレス生
   成手段が書き込みイネーブル信号を出力しているとき
   に、当該チャネルに係る同期化データ及び書き込みアド
   レスを前記メモリ手段に送り、前記メモリ手段に書き込
   みを行う選択処理手段と、 フレームタイミング信号と、前記各書き込みアドレス生
   成手段から送られた読み出し開始タイミングパルスとに
   基づき、読み出しアドレスを生成する読み出しアドレス
   生成手段と、 フレームタイミング信号を基に、前記メモリ手段から読
   み出されたデータをマッピングするマッピング手段と、フレームタイミング信号を生成すると共に、各チャネル
   に対応する互いに重なることのないイネーブル信号を順
   次生成するフレームタイミング生成手段と、を有し、 前記読み出しアドレス生成手段は、チャネル毎に設けら
   れ、対応チャネルの読み出し開始タイミングパルスが入
   力済みであり、かつ前記フレームタイミング生成手段か
   ら対応チャネルのイネーブル信号が送られている間だ
   け、対応チャネルのデータを読み出すための読み出しア
   ドレスを出力する読み出しアドレス出力手段を含む こと
   を特徴とする非同期データマッピング装置。
2. 【請求項２】 前記メモリ手段から読み出されたデータ
   に対して、ビット情報に基づきパラレル／シリアル変換
   を行い前記マッピング手段へ送るパラレル／シリアル変
   換手段を、さらに有することを特徴とする請求項１記載
   の非同期データマッピング装置。
3. 【請求項３】 前記読み出し開始タイミングパルスは、
   前記メモリ手段にデータの書き込みが終了する時点にお
   いて、前記メモリ手段に書き込まれていたデータが全て
   読み出されると共に、読み出しが書き込みに追いつかな
   いようなタイミングで発生されることを特徴とする請求
   項１記載の非同期データマッピング装置。
4. 【請求項４】 前記非同期データは、ＥＣ１フレームの
   オーバヘッド情報であることを特徴とする請求項１記載
   の非同期データマッピング装置。