JP2001307476A - Ｆｉｆｏメモリ制御回路 - Google Patents
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 読み出しクロックと書き込みクロックの周期が異なる
場合に、メモリ内の有効テ゛ータ数を正しく計数して、テ゛ータの
上書きによるテ゛ータ消失や同一テ゛ータの２度読みを防止でき
るFIFOメモリ制御回路を得る。 【解決手段】 カウントタ゛ウンイネーフ゛ル信号生成回路17が、読み
出しアト゛レスの最下位ヒ゛ットと読み出しクロックより周波数が高
い書き込みクロックから、書き込みクロックに同期し、１回の読
み出し毎に書き込みクロックの１周期分アサートされるカウントタ゛ウン
イネーフ゛ル信号を生成し、アッフ゜タ゛ウンカウンタ15に出力する。また
は、カウントアッフ゜イネーフ゛ル信号生成回路が、書き込みアト゛レスの
最下位ヒ゛ットと書き込みクロックより周波数が高い読み出しクロ
ックから、読み出しクロックに同期し、１回の書き込み毎に読
み出しクロックの１周期分アサートされるカウントアッフ゜イネーフ゛ル信号を
生成し、アッフ゜タ゛ウンカウンタに出力する。
場合に、メモリ内の有効テ゛ータ数を正しく計数して、テ゛ータの
上書きによるテ゛ータ消失や同一テ゛ータの２度読みを防止でき
るFIFOメモリ制御回路を得る。 【解決手段】 カウントタ゛ウンイネーフ゛ル信号生成回路17が、読み
出しアト゛レスの最下位ヒ゛ットと読み出しクロックより周波数が高
い書き込みクロックから、書き込みクロックに同期し、１回の読
み出し毎に書き込みクロックの１周期分アサートされるカウントタ゛ウン
イネーフ゛ル信号を生成し、アッフ゜タ゛ウンカウンタ15に出力する。また
は、カウントアッフ゜イネーフ゛ル信号生成回路が、書き込みアト゛レスの
最下位ヒ゛ットと書き込みクロックより周波数が高い読み出しクロ
ックから、読み出しクロックに同期し、１回の書き込み毎に読
み出しクロックの１周期分アサートされるカウントアッフ゜イネーフ゛ル信号を
生成し、アッフ゜タ゛ウンカウンタに出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の電子機器に
搭載されるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）メモリ制御回路に関し、特に、書き込みクロッ
クと読み出しクロックの周波数が異なり、どちらのクロ
ック周波数が高いかが既知である場合に、非同期読み書
き制御が可能なＦＩＦＯメモリ制御回路に関する。
搭載されるＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）メモリ制御回路に関し、特に、書き込みクロッ
クと読み出しクロックの周波数が異なり、どちらのクロ
ック周波数が高いかが既知である場合に、非同期読み書
き制御が可能なＦＩＦＯメモリ制御回路に関する。
【０００２】
【従来の技術】図１１に、従来のＦＩＦＯメモリ制御回
路の構成を示す。このＦＩＦＯメモリ制御回路は、メモ
リ１０１、書き込み制御部１０２、読み出し制御部１０
３、書き込みアドレス回路１０４、読み出しアドレス回
路１０５およびＦｕｌｌ−Ｅｍｐｔｙ（フル−エンプテ
ィ）制御回路１０６を備えている。
路の構成を示す。このＦＩＦＯメモリ制御回路は、メモ
リ１０１、書き込み制御部１０２、読み出し制御部１０
３、書き込みアドレス回路１０４、読み出しアドレス回
路１０５およびＦｕｌｌ−Ｅｍｐｔｙ（フル−エンプテ
ィ）制御回路１０６を備えている。
【０００３】メモリ１０１は、同時に読み書き可能なデ
ュアルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）からなり、ａワードの記憶容量を有する。こ
のメモリ１０１は、書き込み許可信号（ＷＥ）がアサー
トされているときに、書き込みデータ（ＷＤＡＴＡ）が
１ワードずつ、書き込みクロック（ＷＣＬＫ）のタイミ
ングで、書き込みアドレス（ＷＡＤＲ）の指定した番地
に書き込まれる。また、読み出し許可信号（ＲＥ）がア
サートされているときに、読み出しデータ（ＲＤＡＴ
Ａ）が１ワードずつ、読み出しクロック（ＲＣＬＫ）の
タイミングで、読み出しアドレス（ＲＡＤＲ）の指定し
た番地から読み出される。ここで、書き込み許可信号
（ＷＥ）は後述する書き込み制御部１０２から出力され
る信号であり、読み出し許可信号（ＲＥ）は後述する読
み出し制御部１０３から出力される信号である。
ュアルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）からなり、ａワードの記憶容量を有する。こ
のメモリ１０１は、書き込み許可信号（ＷＥ）がアサー
トされているときに、書き込みデータ（ＷＤＡＴＡ）が
１ワードずつ、書き込みクロック（ＷＣＬＫ）のタイミ
ングで、書き込みアドレス（ＷＡＤＲ）の指定した番地
に書き込まれる。また、読み出し許可信号（ＲＥ）がア
サートされているときに、読み出しデータ（ＲＤＡＴ
Ａ）が１ワードずつ、読み出しクロック（ＲＣＬＫ）の
タイミングで、読み出しアドレス（ＲＡＤＲ）の指定し
た番地から読み出される。ここで、書き込み許可信号
（ＷＥ）は後述する書き込み制御部１０２から出力され
る信号であり、読み出し許可信号（ＲＥ）は後述する読
み出し制御部１０３から出力される信号である。
【０００４】書き込みアドレス回路１０４には、書き込
みクロック（ＷＣＬＫ）と書き込み許可信号（ＷＥ）が
接続されている。そして、書き込み許可信号（ＷＥ）が
アサートされているときに、書き込みクロック（ＷＣＬ
Ｋ）のタイミングで、書き込みアドレス（ＷＡＤＲ）を
１つずインクリメントする。
みクロック（ＷＣＬＫ）と書き込み許可信号（ＷＥ）が
接続されている。そして、書き込み許可信号（ＷＥ）が
アサートされているときに、書き込みクロック（ＷＣＬ
Ｋ）のタイミングで、書き込みアドレス（ＷＡＤＲ）を
１つずインクリメントする。
【０００５】読み出しアドレス回路１０５には、読み出
しクロック（ＲＣＬＫ）と読み出し許可信号（ＲＥ）が
接続されている。そして、読み出し許可信号（ＲＥ）が
アサートされているときに、読み出しクロック（ＲＣＬ
Ｋ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を
１つずインクリメントする。
しクロック（ＲＣＬＫ）と読み出し許可信号（ＲＥ）が
接続されている。そして、読み出し許可信号（ＲＥ）が
アサートされているときに、読み出しクロック（ＲＣＬ
Ｋ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を
１つずインクリメントする。
【０００６】Ｆｕｌｌ−Ｅｍｐｔｙ制御回路１０６は、
書き込み済みのデータ数と読み出し済みのデータ数の差
から有効データ数を求めて、書き込みや読み出しのため
の制御信号を生成するものであり、アップダウンカウン
タ１０７と信号発生器１０８から構成されている。な
お、有効データ数とは、メモリ１０１に保持されている
データのうち、また読み出されていないデータの数を示
す。
書き込み済みのデータ数と読み出し済みのデータ数の差
から有効データ数を求めて、書き込みや読み出しのため
の制御信号を生成するものであり、アップダウンカウン
タ１０７と信号発生器１０８から構成されている。な
お、有効データ数とは、メモリ１０１に保持されている
データのうち、また読み出されていないデータの数を示
す。
【０００７】アップダウンカウンタ１０７には、書き込
み許可信号（ＷＥ）がカウントアップ動作を許可するカ
ウントアップイネーブル信号（ＵＰＥＮ）として接続さ
れ、読み出し許可信号（ＲＥ）がカウントダウン動作を
許可するカウントダウンイネーブル信号（ＤＮＥＮ）と
して接続されている。そして、いずれかのイネーブル信
号がアサートされているときに、書き込みクロック（Ｗ
ＣＬＫ）のタイミングでカウント動作を行う。このアッ
プダウンカウンタ１０７のカウント値（ＣＮＴ）は、有
効データ数に相当し、信号発生器１０８へ出力される。
み許可信号（ＷＥ）がカウントアップ動作を許可するカ
ウントアップイネーブル信号（ＵＰＥＮ）として接続さ
れ、読み出し許可信号（ＲＥ）がカウントダウン動作を
許可するカウントダウンイネーブル信号（ＤＮＥＮ）と
して接続されている。そして、いずれかのイネーブル信
号がアサートされているときに、書き込みクロック（Ｗ
ＣＬＫ）のタイミングでカウント動作を行う。このアッ
プダウンカウンタ１０７のカウント値（ＣＮＴ）は、有
効データ数に相当し、信号発生器１０８へ出力される。
【０００８】信号発生器１０８には、アップダウンカウ
ンタ１０７から出力されるカウント値（ＣＮＴ）が接続
されている。そして、カウント値（ＣＮＴ）が０まで減
少したときに、メモリ１０１から読み出すべきデータが
無いことを示すエンプティ信号（ＥＭＰ）を読み出し制
御部１０３へ出力する。また、カウント値（ＣＮＴ）が
メモリ１０１に格納可能なワード数ａに達したときに、
メモリ１０１に新規データを書き込むための空き容量が
無いことを示すフル信号（ＦＬＬ）を書き込み制御部１
０２に出力する。
ンタ１０７から出力されるカウント値（ＣＮＴ）が接続
されている。そして、カウント値（ＣＮＴ）が０まで減
少したときに、メモリ１０１から読み出すべきデータが
無いことを示すエンプティ信号（ＥＭＰ）を読み出し制
御部１０３へ出力する。また、カウント値（ＣＮＴ）が
メモリ１０１に格納可能なワード数ａに達したときに、
メモリ１０１に新規データを書き込むための空き容量が
無いことを示すフル信号（ＦＬＬ）を書き込み制御部１
０２に出力する。
【０００９】書き込み制御部１０２には、フル信号（Ｆ
ＬＬ）が接続されており、フル信号（ＦＬＬ）がアサー
トされているときには、メモリ１０１へのデータの書き
込みを禁止して、データの上書きによるデータ消失を防
止している。
ＬＬ）が接続されており、フル信号（ＦＬＬ）がアサー
トされているときには、メモリ１０１へのデータの書き
込みを禁止して、データの上書きによるデータ消失を防
止している。
【００１０】読み出し制御部１０３には、エンプティ信
号（ＥＭＰ）が接続されており、エンプティ信号（ＥＭ
Ｐ）がアサートされているときには、メモリ１０１から
のデータの読み出しを禁止して、同一データの２度読み
を防止している。
号（ＥＭＰ）が接続されており、エンプティ信号（ＥＭ
Ｐ）がアサートされているときには、メモリ１０１から
のデータの読み出しを禁止して、同一データの２度読み
を防止している。
【００１１】図１２は、アップダウンカウンタ１０７を
読み出しクロック（ＲＣＬＫ）のタイミングでカウント
動作させる場合の構成を示す図である。このＦＩＦＯメ
モリ制御回路は、図１１に示した従来のＦＩＦＯメモリ
制御回路と同様の構成であるので、説明を省略する。
読み出しクロック（ＲＣＬＫ）のタイミングでカウント
動作させる場合の構成を示す図である。このＦＩＦＯメ
モリ制御回路は、図１１に示した従来のＦＩＦＯメモリ
制御回路と同様の構成であるので、説明を省略する。
【００１２】
【発明が解決しようとする課題】上述の図１１に示した
従来のＦＩＦＯメモリ制御回路において、書き込みクロ
ック（ＷＣＬＫ）と読み出しクロック（ＲＣＬＫ）が同
一周波数である場合には、アップダウンカウンタは書き
込み許可信号（ＷＥ）をカウントアップ動作を許可する
カウントアップイネーブル信号とし、読み出し許可信号
（ＲＥ）をカウントダウン動作を許可するカウントダウ
ンイネーブル信号として、いずれかのイネーブル信号が
アサートされているときに、書き込みクロック（ＷＣＬ
Ｋ）のタイミングでカウント動作を行う。また、図１２
に示した従来のＦＩＦＯメモリ制御回路において、書き
込みクロック（ＷＣＬＫ）と読み出しクロック（ＲＣＬ
Ｋ）が同一周波数である場合には、アップダウンカウン
タは書き込み許可信号（ＷＥ）をカウントアップ動作を
許可するカウントアップイネーブル信号とし、読み出し
許可信号（ＲＥ）をカウントダウン動作を許可するカウ
ントダウンイネーブル信号として、いずれかのイネーブ
ル信号がアサートされているときに、読み出しクロック
（ＲＣＬＫ）のタイミングでカウント動作を行う。
従来のＦＩＦＯメモリ制御回路において、書き込みクロ
ック（ＷＣＬＫ）と読み出しクロック（ＲＣＬＫ）が同
一周波数である場合には、アップダウンカウンタは書き
込み許可信号（ＷＥ）をカウントアップ動作を許可する
カウントアップイネーブル信号とし、読み出し許可信号
（ＲＥ）をカウントダウン動作を許可するカウントダウ
ンイネーブル信号として、いずれかのイネーブル信号が
アサートされているときに、書き込みクロック（ＷＣＬ
Ｋ）のタイミングでカウント動作を行う。また、図１２
に示した従来のＦＩＦＯメモリ制御回路において、書き
込みクロック（ＷＣＬＫ）と読み出しクロック（ＲＣＬ
Ｋ）が同一周波数である場合には、アップダウンカウン
タは書き込み許可信号（ＷＥ）をカウントアップ動作を
許可するカウントアップイネーブル信号とし、読み出し
許可信号（ＲＥ）をカウントダウン動作を許可するカウ
ントダウンイネーブル信号として、いずれかのイネーブ
ル信号がアサートされているときに、読み出しクロック
（ＲＣＬＫ）のタイミングでカウント動作を行う。
【００１３】しかしながら、これら従来のＦＩＦＯメモ
リ制御回路においては、書き込みクロック（ＷＣＬＫ）
と読み出しクロック（ＲＣＬＫ）が異なる周波数である
場合には、正確なカウント動作を行うことができない。
リ制御回路においては、書き込みクロック（ＷＣＬＫ）
と読み出しクロック（ＲＣＬＫ）が異なる周波数である
場合には、正確なカウント動作を行うことができない。
【００１４】例えば、図１１に示したＦＩＦＯメモリ制
御回路では、書き込みクロック（ＷＣＬＫ）のタイミン
グでカウント動作する。この場合、書き込みクロック
（ＷＣＬＫ）が読み出しクロック（ＲＣＬＫ）よりも周
波数が高いときには、図１３に示すように、カウントダ
ウンイネーブル信号（＝ＲＥ）がアサートされる期間
が、１回の読み出しについて書き込みクロック（ＷＣＬ
Ｋ）の１周期より長いため、実際には１つのデータしか
読み出されていないのに、カウント値が２つ以上デクリ
メントされるおそれがある。
御回路では、書き込みクロック（ＷＣＬＫ）のタイミン
グでカウント動作する。この場合、書き込みクロック
（ＷＣＬＫ）が読み出しクロック（ＲＣＬＫ）よりも周
波数が高いときには、図１３に示すように、カウントダ
ウンイネーブル信号（＝ＲＥ）がアサートされる期間
が、１回の読み出しについて書き込みクロック（ＷＣＬ
Ｋ）の１周期より長いため、実際には１つのデータしか
読み出されていないのに、カウント値が２つ以上デクリ
メントされるおそれがある。
【００１５】一方、図１２に示したＦＩＦＯメモリ制御
回路では、読み出しクロック（ＲＣＬＫ）のタイミング
でカウント動作する。この場合、書き込みクロック（Ｗ
ＣＬＫ）が読み出しクロック（ＲＣＬＫ）よりも周波数
が高いときには、図１４に示すように、実際にはデータ
が書き込まれているのにカウント値がインクリメントさ
れないという問題が生じる。
回路では、読み出しクロック（ＲＣＬＫ）のタイミング
でカウント動作する。この場合、書き込みクロック（Ｗ
ＣＬＫ）が読み出しクロック（ＲＣＬＫ）よりも周波数
が高いときには、図１４に示すように、実際にはデータ
が書き込まれているのにカウント値がインクリメントさ
れないという問題が生じる。
【００１６】さらに、読み出しクロック（ＲＣＬＫ）が
書き込みクロック（ＷＣＬＫ）よりも周波数が高いとき
には、図１１に示したＦＩＦＯメモリ制御回路で、デー
タが読み出されているのにも関わらずカウント値がデク
リメントされないという問題が生じ、図１２に示したＦ
ＩＦＯメモリ制御回路で、１つのデータしか書き込まれ
ていないのに、カウント値が２つ以上インクリメントさ
れるおそれがある。
書き込みクロック（ＷＣＬＫ）よりも周波数が高いとき
には、図１１に示したＦＩＦＯメモリ制御回路で、デー
タが読み出されているのにも関わらずカウント値がデク
リメントされないという問題が生じ、図１２に示したＦ
ＩＦＯメモリ制御回路で、１つのデータしか書き込まれ
ていないのに、カウント値が２つ以上インクリメントさ
れるおそれがある。
【００１７】本発明は、このような従来技術の課題を解
決すべくなされたものであり、読み出しクロックと書き
込みクロックの周波数が異なる場合に、データの上書き
によるデータの消失や同一データの２度読みを防止する
ために、メモリ内の有効データ数を正しくカウントする
ことができるＦＩＦＯメモリ制御回路を提供することを
目的とする。
決すべくなされたものであり、読み出しクロックと書き
込みクロックの周波数が異なる場合に、データの上書き
によるデータの消失や同一データの２度読みを防止する
ために、メモリ内の有効データ数を正しくカウントする
ことができるＦＩＦＯメモリ制御回路を提供することを
目的とする。
【００１８】
【課題を解決するための手段】本発明のＦＩＦＯメモリ
制御回路は、書き込みクロックの周波数が読み出しクロ
ックの周波数よりも高い場合に用いられるＦＩＦＯメモ
リ制御回路であって、書き込みアドレスを発生する書き
込みアドレス発生回路と、読み出しアドレスを発生する
読み出しアドレス発生回路と、所定数のワードを格納可
能な記憶容量を有し、書き込み許可信号がアサートされ
ているときに、該書き込みクロックに同期して該書き込
みアドレスに指定された場所に書き込みデータが書き込
まれ、読み出し許可信号がアサートされているときに、
該読み出しクロックに同期して該読み出しアドレスに指
定された場所から読み出しデータが読み出されるメモリ
と、該読み出しアドレスの最下位ビットと該書き込みク
ロックに基づいて、カウントダウンイネーブル信号を生
成するカウントダウンイネーブル信号生成回路と、カウ
ントアップイネーブル信号として該書き込み許可信号が
アサートされているときに、該書き込みクロックに同期
してカウントアップし、該カウントダウンイネーブル信
号がアサートされているときに、該書き込みクロックに
同期してカウントダウンするアップダウンカウンタとを
備えており、そのことにより上記目的が達成される。
制御回路は、書き込みクロックの周波数が読み出しクロ
ックの周波数よりも高い場合に用いられるＦＩＦＯメモ
リ制御回路であって、書き込みアドレスを発生する書き
込みアドレス発生回路と、読み出しアドレスを発生する
読み出しアドレス発生回路と、所定数のワードを格納可
能な記憶容量を有し、書き込み許可信号がアサートされ
ているときに、該書き込みクロックに同期して該書き込
みアドレスに指定された場所に書き込みデータが書き込
まれ、読み出し許可信号がアサートされているときに、
該読み出しクロックに同期して該読み出しアドレスに指
定された場所から読み出しデータが読み出されるメモリ
と、該読み出しアドレスの最下位ビットと該書き込みク
ロックに基づいて、カウントダウンイネーブル信号を生
成するカウントダウンイネーブル信号生成回路と、カウ
ントアップイネーブル信号として該書き込み許可信号が
アサートされているときに、該書き込みクロックに同期
してカウントアップし、該カウントダウンイネーブル信
号がアサートされているときに、該書き込みクロックに
同期してカウントダウンするアップダウンカウンタとを
備えており、そのことにより上記目的が達成される。
【００１９】前記カウントダウンイネーブル信号の周期
は、前記書き込みクロックの１周期分であればよい。
は、前記書き込みクロックの１周期分であればよい。
【００２０】本発明のＦＩＦＯメモリ制御回路は、読み
出しクロックの周波数が書き込みクロックの周波数より
も高い場合に用いられるＦＩＦＯメモリ制御回路であっ
て、書き込みアドレスを発生する書き込みアドレス発生
回路と、読み出しアドレスを発生する読み出しアドレス
発生回路と、所定数のワードを格納可能な記憶容量を有
し、書き込み許可信号がアサートされているときに、該
書き込みクロックに同期して該書き込みアドレスに指定
された場所に書き込みデータが書き込まれ、読み出し許
可信号がアサートされているときに、該読み出しクロッ
クに同期して該読み出しアドレスに指定された場所から
読み出しデータが読み出されるメモリと、該書き込みア
ドレスの最下位ビットと該読み出しクロックに基づい
て、カウントダウンイネーブル信号を生成するカウント
アップイネーブル信号生成回路と、該カウントアップイ
ネーブル信号がアサートされているときに、該読み出し
クロックに同期してカウントアップし、カウントダウン
イネーブル信号として該読み出し許可信号がアサートさ
れているときに、該読み出しクロックに同期してカウン
トダウンするアップダウンカウンタとを備えており、そ
のことにより上記目的が達成される。
出しクロックの周波数が書き込みクロックの周波数より
も高い場合に用いられるＦＩＦＯメモリ制御回路であっ
て、書き込みアドレスを発生する書き込みアドレス発生
回路と、読み出しアドレスを発生する読み出しアドレス
発生回路と、所定数のワードを格納可能な記憶容量を有
し、書き込み許可信号がアサートされているときに、該
書き込みクロックに同期して該書き込みアドレスに指定
された場所に書き込みデータが書き込まれ、読み出し許
可信号がアサートされているときに、該読み出しクロッ
クに同期して該読み出しアドレスに指定された場所から
読み出しデータが読み出されるメモリと、該書き込みア
ドレスの最下位ビットと該読み出しクロックに基づい
て、カウントダウンイネーブル信号を生成するカウント
アップイネーブル信号生成回路と、該カウントアップイ
ネーブル信号がアサートされているときに、該読み出し
クロックに同期してカウントアップし、カウントダウン
イネーブル信号として該読み出し許可信号がアサートさ
れているときに、該読み出しクロックに同期してカウン
トダウンするアップダウンカウンタとを備えており、そ
のことにより上記目的が達成される。
【００２１】前記カウントアップイネーブル信号の周期
は、前記読み出しクロックの１周期分であればよい。
は、前記読み出しクロックの１周期分であればよい。
【００２２】本発明のＦＩＦＯメモリ制御回路は、書き
込みクロックの周波数と読み出しクロックの周波数とが
異なる場合に用いられるＦＩＦＯメモリ制御回路であっ
て、書き込みアドレスを発生する書き込みアドレス発生
回路と、読み出しアドレスを発生する読み出しアドレス
発生回路と、所定数のワードを格納可能な記憶容量を有
し、書き込み許可信号がアサートされているときに、該
書き込みクロックに同期して該書き込みアドレスに指定
された場所に書き込みデータが書き込まれ、読み出し許
可信号がアサートされているときに、該読み出しクロッ
クに同期して該読み出しアドレスに指定された場所から
読み出しデータが読み出されるメモリと、該読み出しア
ドレスの最下位ビットと、該書き込みクロックおよび該
読み出しクロックのうちの周波数が高い方のクロックと
に基づいて、カウントダウンイネーブル信号を生成する
カウントダウンイネーブル信号生成回路と、該書き込み
アドレスの最下位ビットと、該書き込みクロックおよび
該読み出しクロックのうちの周波数が高い方のクロック
とに基づいて、カウントアップイネーブル信号を生成す
るカウントアップイネーブル信号生成回路と、該カウン
トアップイネーブル信号がアサートされているときに、
該書き込みクロックおよび該読み出しクロックのうちの
周波数が高い方のクロックに同期してカウントアップ
し、該カウントダウンイネーブル信号がアサートされて
いるときに、該書き込みクロックおよび該読み出しクロ
ックのうちの周波数が高い方のクロックに同期してカウ
ントダウンするアップダウンカウンタとを備えており、
そのことにより上記目的が達成される。
込みクロックの周波数と読み出しクロックの周波数とが
異なる場合に用いられるＦＩＦＯメモリ制御回路であっ
て、書き込みアドレスを発生する書き込みアドレス発生
回路と、読み出しアドレスを発生する読み出しアドレス
発生回路と、所定数のワードを格納可能な記憶容量を有
し、書き込み許可信号がアサートされているときに、該
書き込みクロックに同期して該書き込みアドレスに指定
された場所に書き込みデータが書き込まれ、読み出し許
可信号がアサートされているときに、該読み出しクロッ
クに同期して該読み出しアドレスに指定された場所から
読み出しデータが読み出されるメモリと、該読み出しア
ドレスの最下位ビットと、該書き込みクロックおよび該
読み出しクロックのうちの周波数が高い方のクロックと
に基づいて、カウントダウンイネーブル信号を生成する
カウントダウンイネーブル信号生成回路と、該書き込み
アドレスの最下位ビットと、該書き込みクロックおよび
該読み出しクロックのうちの周波数が高い方のクロック
とに基づいて、カウントアップイネーブル信号を生成す
るカウントアップイネーブル信号生成回路と、該カウン
トアップイネーブル信号がアサートされているときに、
該書き込みクロックおよび該読み出しクロックのうちの
周波数が高い方のクロックに同期してカウントアップ
し、該カウントダウンイネーブル信号がアサートされて
いるときに、該書き込みクロックおよび該読み出しクロ
ックのうちの周波数が高い方のクロックに同期してカウ
ントダウンするアップダウンカウンタとを備えており、
そのことにより上記目的が達成される。
【００２３】前記カウントダウンイネーブル信号の周期
は、前記書き込みクロックおよび前記読み出しクロック
のうちの周波数が高い方のクロックの１周期分であれば
よく、前記カウントアップイネーブル信号の周期は、該
書き込みクロックおよび該読み出しクロックのうちの周
波数が高い方のクロックの１周期分であればよい。
は、前記書き込みクロックおよび前記読み出しクロック
のうちの周波数が高い方のクロックの１周期分であれば
よく、前記カウントアップイネーブル信号の周期は、該
書き込みクロックおよび該読み出しクロックのうちの周
波数が高い方のクロックの１周期分であればよい。
【００２４】本発明のＦＩＦＯメモリ制御回路は、前記
アップダウンカウンタのカウント値が０のときに、前記
メモリから読み出すべきデータが無いことを示すエンプ
ティ信号を出力し、該アップダウンカウンタのカウント
値が該メモリに格納可能な所定のワード数であるとき
に、該メモリに新規データを書き込むための空き容量が
無いことを示すフル信号を出力するメモリ監視部をさら
に備えている構成とすることができる。
アップダウンカウンタのカウント値が０のときに、前記
メモリから読み出すべきデータが無いことを示すエンプ
ティ信号を出力し、該アップダウンカウンタのカウント
値が該メモリに格納可能な所定のワード数であるとき
に、該メモリに新規データを書き込むための空き容量が
無いことを示すフル信号を出力するメモリ監視部をさら
に備えている構成とすることができる。
【００２５】本発明のＦＩＦＯメモリ制御回路は、前記
フル信号に基づいて、前記メモリへの書き込みデータの
書き込みを制御する書き込み制御回路と、前記エンプテ
ィ信号に基づいて、該メモリからの読み出しデータの読
み出しを制御する読み出し制御回路とを備えている構成
とすることができる。
フル信号に基づいて、前記メモリへの書き込みデータの
書き込みを制御する書き込み制御回路と、前記エンプテ
ィ信号に基づいて、該メモリからの読み出しデータの読
み出しを制御する読み出し制御回路とを備えている構成
とすることができる。
【００２６】以下、本発明の作用について説明する。
【００２７】本発明にあっては、後述する実施形態１に
示すように、書き込みクロック（ＷＣＬＫ）の周波数が
読み出しクロック（ＲＣＬＫ）の周波数よりも高い場合
に、カウントダウンイネーブル信号生成回路が、読み出
しアドレス（ＲＡＤＲ）の最下位ビット（ＲＡＤＲ０）
と書き込みクロック（ＷＣＬＫ）に基づいてカウントダ
ウンイネーブル信号（ＤＮＥＮ）を生成する。これによ
り、カウントダウンイネーブル信号（ＤＮＥＮ）を、デ
ータの読み出しが１回行われる毎に、書き込みクロック
（ＷＣＬＫ）のタイミングに同期させてアップダウンカ
ウンタにアサートすることができる。
示すように、書き込みクロック（ＷＣＬＫ）の周波数が
読み出しクロック（ＲＣＬＫ）の周波数よりも高い場合
に、カウントダウンイネーブル信号生成回路が、読み出
しアドレス（ＲＡＤＲ）の最下位ビット（ＲＡＤＲ０）
と書き込みクロック（ＷＣＬＫ）に基づいてカウントダ
ウンイネーブル信号（ＤＮＥＮ）を生成する。これによ
り、カウントダウンイネーブル信号（ＤＮＥＮ）を、デ
ータの読み出しが１回行われる毎に、書き込みクロック
（ＷＣＬＫ）のタイミングに同期させてアップダウンカ
ウンタにアサートすることができる。
【００２８】アップダウンカウンタは、このカウントダ
ウンイネーブル信号（ＤＮＥＮ）がアサートされている
ときに、書き込みクロック（ＷＣＬＫ）に同期してカウ
ントダウンするので、データの読み出しが１回行われる
毎にカウント値（ＣＮＴ）を１回デクリメントすること
が可能である。アップダウンカウンタは、書き込み許可
信号（ＷＥ）がアサートされているときには、これをカ
ウントアップイネーブル信号（ＵＰＥＮ）として書き込
みクロック（ＷＣＬＫ）に同期してカウントアップする
ので、データの書き込みが１回行われる毎にカウント値
（ＣＮＴ）を１回インクリメントすることが可能であ
る。
ウンイネーブル信号（ＤＮＥＮ）がアサートされている
ときに、書き込みクロック（ＷＣＬＫ）に同期してカウ
ントダウンするので、データの読み出しが１回行われる
毎にカウント値（ＣＮＴ）を１回デクリメントすること
が可能である。アップダウンカウンタは、書き込み許可
信号（ＷＥ）がアサートされているときには、これをカ
ウントアップイネーブル信号（ＵＰＥＮ）として書き込
みクロック（ＷＣＬＫ）に同期してカウントアップする
ので、データの書き込みが１回行われる毎にカウント値
（ＣＮＴ）を１回インクリメントすることが可能であ
る。
【００２９】このカウントダウンイネーブル信号（ＤＮ
ＥＮ）の周期は、書き込みクロック（ＷＣＬＫ）の１周
期分であればよい。
ＥＮ）の周期は、書き込みクロック（ＷＣＬＫ）の１周
期分であればよい。
【００３０】本発明にあっては、後述する実施形態２に
示すように、読み出しクロック（ＲＣＬＫ）の周波数が
書き込みクロック（ＷＣＬＫ）の周波数よりも高い場合
に、カウントアップイネーブル信号生成回路が、書き込
みアドレス（ＷＡＤＲ）の最下位ビット（ＷＡＤＲ０）
と読み出しクロック（ＲＣＬＫ）に基づいてカウントア
ップイネーブル信号（ＵＰＥＮ）を生成する。これによ
り、カウントアップイネーブル信号（ＵＰＥＮ）を、デ
ータの書き込みが１回行われる毎に、読み出しクロック
（ＲＣＬＫ）のタイミングに同期させてアップダウンカ
ウンタにアサートすることができる。アップダウンカウ
ンタは、このカウントアップイネーブル信号（ＵＰＥ
Ｎ）がアサートされているときに、読み出しクロック
（ＲＣＬＫ）に同期してカウントアップするので、デー
タの書き込みが１回行われる毎にカウント値（ＣＮＴ）
を１回インクリメントすることが可能である。アップダ
ウンカウンタは、読み出し許可信号（ＲＥ）がアサート
されているときには、これをカウントダウンイネーブル
信号（ＤＮＥＮ）として読み出しクロック（ＲＣＬＫ）
に同期してカウントダウンするので、データの読み出し
が１回行われる毎にカウント値（ＣＮＴ）を１回デクリ
メントすることが可能である。
示すように、読み出しクロック（ＲＣＬＫ）の周波数が
書き込みクロック（ＷＣＬＫ）の周波数よりも高い場合
に、カウントアップイネーブル信号生成回路が、書き込
みアドレス（ＷＡＤＲ）の最下位ビット（ＷＡＤＲ０）
と読み出しクロック（ＲＣＬＫ）に基づいてカウントア
ップイネーブル信号（ＵＰＥＮ）を生成する。これによ
り、カウントアップイネーブル信号（ＵＰＥＮ）を、デ
ータの書き込みが１回行われる毎に、読み出しクロック
（ＲＣＬＫ）のタイミングに同期させてアップダウンカ
ウンタにアサートすることができる。アップダウンカウ
ンタは、このカウントアップイネーブル信号（ＵＰＥ
Ｎ）がアサートされているときに、読み出しクロック
（ＲＣＬＫ）に同期してカウントアップするので、デー
タの書き込みが１回行われる毎にカウント値（ＣＮＴ）
を１回インクリメントすることが可能である。アップダ
ウンカウンタは、読み出し許可信号（ＲＥ）がアサート
されているときには、これをカウントダウンイネーブル
信号（ＤＮＥＮ）として読み出しクロック（ＲＣＬＫ）
に同期してカウントダウンするので、データの読み出し
が１回行われる毎にカウント値（ＣＮＴ）を１回デクリ
メントすることが可能である。
【００３１】このカウントアップイネーブル信号（ＵＰ
ＥＮ）の周期は、読み出しクロック（ＲＣＬＫ）の１周
期分であればよい。
ＥＮ）の周期は、読み出しクロック（ＲＣＬＫ）の１周
期分であればよい。
【００３２】本発明にあっては、後述する実施形態３に
示すように、書き込みクロック（ＷＣＬＫ）の周波数と
読み出しクロック（ＲＣＬＫ）の周波数とが異なる場合
に、カウントダウンイネーブル信号生成回路が、読み出
しアドレス（ＲＡＤＲ）の最下位ビット（ＲＡＤＲ０）
と、書き込みクロック（ＷＣＬＫ）および読み出しクロ
ック（ＲＣＬＫ）のうちの周波数が高い方のクロックと
に基づいて、カウントダウンイネーブル信号（ＤＮＥ
Ｎ）を生成する。これにより、カウントダウンイネーブ
ル信号（ＤＮＥＮ）を、データの読み出しが１回行われ
る毎に、書き込みクロック（ＷＣＬＫ）および読み出し
クロック（ＲＣＬＫ）のうちの周波数が高い方のクロッ
クのタイミングに同期させてアップダウンカウンタにア
サートすることができる。また、カウントアップイネー
ブル信号生成回路は、書き込みアドレス（ＷＡＤＲ）の
最下位ビット（ＷＡＤＲ０）と、書き込みクロック（Ｗ
ＣＬＫ）および読み出しクロック（ＲＣＬＫ）のうちの
周波数が高い方のクロックとに基づいて、カウントアッ
プイネーブル信号（ＵＰＥＮ）を生成する。これによ
り、カウントアップイネーブル信号（ＵＰＥＮ）を、デ
ータの書き込みが１回行われる毎に、書き込みクロック
（ＷＣＬＫ）および読み出しクロック（ＲＣＬＫ）のう
ちの周波数が高い方のクロックのタイミングに同期させ
てアップダウンカウンタにアサートすることができる。
アップダウンカウンタは、このカウントダウンイネーブ
ル信号（ＤＮＥＮ）がアサートされているときに、書き
込みクロック（ＷＣＬＫ）および読み出しクロック（Ｒ
ＣＬＫ）のうちの周波数が高い方のクロックに同期して
カウントダウンするので、データの読み出しが１回行わ
れる毎にカウント値（ＣＮＴ）を１回デクリメントする
ことが可能である。また、アップダウンカウンタは、カ
ウントアップイネーブル信号（ＤＮＥＮ）がアサートさ
れているときに、書き込みクロック（ＷＣＬＫ）および
読み出しクロック（ＲＣＬＫ）のうちの周波数が高い方
のクロックに同期してカウントアップするので、データ
の書き込みが１回行われる毎にカウント値（ＣＮＴ）を
１回インクリメントすることが可能である。
示すように、書き込みクロック（ＷＣＬＫ）の周波数と
読み出しクロック（ＲＣＬＫ）の周波数とが異なる場合
に、カウントダウンイネーブル信号生成回路が、読み出
しアドレス（ＲＡＤＲ）の最下位ビット（ＲＡＤＲ０）
と、書き込みクロック（ＷＣＬＫ）および読み出しクロ
ック（ＲＣＬＫ）のうちの周波数が高い方のクロックと
に基づいて、カウントダウンイネーブル信号（ＤＮＥ
Ｎ）を生成する。これにより、カウントダウンイネーブ
ル信号（ＤＮＥＮ）を、データの読み出しが１回行われ
る毎に、書き込みクロック（ＷＣＬＫ）および読み出し
クロック（ＲＣＬＫ）のうちの周波数が高い方のクロッ
クのタイミングに同期させてアップダウンカウンタにア
サートすることができる。また、カウントアップイネー
ブル信号生成回路は、書き込みアドレス（ＷＡＤＲ）の
最下位ビット（ＷＡＤＲ０）と、書き込みクロック（Ｗ
ＣＬＫ）および読み出しクロック（ＲＣＬＫ）のうちの
周波数が高い方のクロックとに基づいて、カウントアッ
プイネーブル信号（ＵＰＥＮ）を生成する。これによ
り、カウントアップイネーブル信号（ＵＰＥＮ）を、デ
ータの書き込みが１回行われる毎に、書き込みクロック
（ＷＣＬＫ）および読み出しクロック（ＲＣＬＫ）のう
ちの周波数が高い方のクロックのタイミングに同期させ
てアップダウンカウンタにアサートすることができる。
アップダウンカウンタは、このカウントダウンイネーブ
ル信号（ＤＮＥＮ）がアサートされているときに、書き
込みクロック（ＷＣＬＫ）および読み出しクロック（Ｒ
ＣＬＫ）のうちの周波数が高い方のクロックに同期して
カウントダウンするので、データの読み出しが１回行わ
れる毎にカウント値（ＣＮＴ）を１回デクリメントする
ことが可能である。また、アップダウンカウンタは、カ
ウントアップイネーブル信号（ＤＮＥＮ）がアサートさ
れているときに、書き込みクロック（ＷＣＬＫ）および
読み出しクロック（ＲＣＬＫ）のうちの周波数が高い方
のクロックに同期してカウントアップするので、データ
の書き込みが１回行われる毎にカウント値（ＣＮＴ）を
１回インクリメントすることが可能である。
【００３３】このカウントダウンイネーブル信号（ＤＮ
ＥＮ）の周期およびカウントアップイネーブル信号（Ｕ
ＰＥＮ）の周期は、書き込みクロック（ＷＣＬＫ）およ
び読み出しクロック（ＲＣＬＫ）のうちの周波数が高い
方のクロックの１周期分であればよい。
ＥＮ）の周期およびカウントアップイネーブル信号（Ｕ
ＰＥＮ）の周期は、書き込みクロック（ＷＣＬＫ）およ
び読み出しクロック（ＲＣＬＫ）のうちの周波数が高い
方のクロックの１周期分であればよい。
【００３４】アップダウンカウンタのカウント値（ＣＮ
Ｔ）が０のときには、メモリ監視部から出力されたエン
プティ信号（ＥＭＰ）に基づいて、読み出し制御回路が
メモリからの読み出しデータ（ＲＤＡＴＡ）の読み出し
を制御する。また、アップダウンカウンタのカウント値
（ＣＮＴ）がメモリに格納可能な所定のワード数である
ときには、メモリ監視部から出力されたフル信号（ＦＬ
Ｌ）に基づいて、書き込み制御部がメモリへの書き込み
データ（ＷＤＡＴＡ）の書き込みを制御する。本発明に
あっては、アップダウンカウンタがメモリ内の有効デー
タ数を正しく計数しているので、同一データの２度読み
やデータの上書きによるデータ消失を防止することが可
能である。
Ｔ）が０のときには、メモリ監視部から出力されたエン
プティ信号（ＥＭＰ）に基づいて、読み出し制御回路が
メモリからの読み出しデータ（ＲＤＡＴＡ）の読み出し
を制御する。また、アップダウンカウンタのカウント値
（ＣＮＴ）がメモリに格納可能な所定のワード数である
ときには、メモリ監視部から出力されたフル信号（ＦＬ
Ｌ）に基づいて、書き込み制御部がメモリへの書き込み
データ（ＷＤＡＴＡ）の書き込みを制御する。本発明に
あっては、アップダウンカウンタがメモリ内の有効デー
タ数を正しく計数しているので、同一データの２度読み
やデータの上書きによるデータ消失を防止することが可
能である。
【００３５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００３６】（実施形態１）図１は実施形態１のＦＩＦ
Ｏメモリ制御回路の構成を示すブロック図である。
Ｏメモリ制御回路の構成を示すブロック図である。
【００３７】このＦＩＦＯメモリ制御回路は、メモリ１
０、書き込み制御部１１、読み出し制御部１２、書き込
みアドレス回路１３、読み出しアドレス回路１４、アッ
プダウンカウンタ１５、メモリ容量監視部１６およびカ
ウントダウンイネーブル信号生成回路１７を備えてい
る。
０、書き込み制御部１１、読み出し制御部１２、書き込
みアドレス回路１３、読み出しアドレス回路１４、アッ
プダウンカウンタ１５、メモリ容量監視部１６およびカ
ウントダウンイネーブル信号生成回路１７を備えてい
る。
【００３８】メモリ１０、書き込み制御部１１、読み出
し制御部１２、書き込みアドレス回路１３および読み出
しアドレス回路１４は、図１１に示した従来のＦＩＦＯ
メモリ制御回路におけるメモリ１０１、書き込み制御部
１０２、読み出し制御部１０３、書き込みアドレス回路
１０４および読み出しアドレス回路１０５と同一の構成
であるので、説明を省略する。なお、本実施形態１で
は、メモリ１０が５ワードの記憶容量を有し、書き込み
クロック（ＷＣＬＫ）の周波数が読み出しクロック（Ｒ
ＣＬＫ）よりも高いものとする。
し制御部１２、書き込みアドレス回路１３および読み出
しアドレス回路１４は、図１１に示した従来のＦＩＦＯ
メモリ制御回路におけるメモリ１０１、書き込み制御部
１０２、読み出し制御部１０３、書き込みアドレス回路
１０４および読み出しアドレス回路１０５と同一の構成
であるので、説明を省略する。なお、本実施形態１で
は、メモリ１０が５ワードの記憶容量を有し、書き込み
クロック（ＷＣＬＫ）の周波数が読み出しクロック（Ｒ
ＣＬＫ）よりも高いものとする。
【００３９】アップダウンカウンタ１５には、カウント
アップ動作を許可するカウントアップイネーブル信号
（ＵＰＥＮ）として、書き込み制御部１１から出力され
る書き込み許可信号（ＷＥ）が接続され、カウントダウ
ンイネーブル信号生成回路１７によって生成されたカウ
ントダウン動作を許可するカウントダウンイネーブル信
号（ＤＮＥＮ）が接続されている。さらに、カウントク
ロック（ＦＡＳＴＣＬＫ）として読み出しクロック（Ｒ
ＣＬＫ）よりも周波数の高い書き込みクロック（ＷＣＬ
Ｋ）が接続されている。これらの信号に基づいて、カウ
ントアップイネーブル信号（ＵＰＥＮ）がアサートされ
ているときに、書き込み動作が１回行われる毎に書き込
みクロック（ＷＣＬＫ）のタイミングで１つインクリメ
ントし、カウントダウンイネーブル信号（ＤＮＥＮ）が
アサートされているときに、読み出し動作が１回行われ
る毎に書き込みクロック（ＷＣＬＫ）のタイミングで１
つデクリメントする。このアップダウンカウンタ１５の
カウント値（ＣＮＴ）は、有効データ数としてメモリ容
量監視部１６に出力される。
アップ動作を許可するカウントアップイネーブル信号
（ＵＰＥＮ）として、書き込み制御部１１から出力され
る書き込み許可信号（ＷＥ）が接続され、カウントダウ
ンイネーブル信号生成回路１７によって生成されたカウ
ントダウン動作を許可するカウントダウンイネーブル信
号（ＤＮＥＮ）が接続されている。さらに、カウントク
ロック（ＦＡＳＴＣＬＫ）として読み出しクロック（Ｒ
ＣＬＫ）よりも周波数の高い書き込みクロック（ＷＣＬ
Ｋ）が接続されている。これらの信号に基づいて、カウ
ントアップイネーブル信号（ＵＰＥＮ）がアサートされ
ているときに、書き込み動作が１回行われる毎に書き込
みクロック（ＷＣＬＫ）のタイミングで１つインクリメ
ントし、カウントダウンイネーブル信号（ＤＮＥＮ）が
アサートされているときに、読み出し動作が１回行われ
る毎に書き込みクロック（ＷＣＬＫ）のタイミングで１
つデクリメントする。このアップダウンカウンタ１５の
カウント値（ＣＮＴ）は、有効データ数としてメモリ容
量監視部１６に出力される。
【００４０】以下に、アップダウンカウンタ１５のカウ
ントダウン動作について、図２および図３を用いて具体
的に説明する。図２はカウントダウンイネーブル信号を
生成するカウントダウンイネーブル信号生成回路１７の
一例を示す回路図であり、図３は図４に示すカウントダ
ウンイネーブル信号生成回路各部の信号およびアップダ
ウンカウンタ各部の信号を示すタイムチャートである。
ントダウン動作について、図２および図３を用いて具体
的に説明する。図２はカウントダウンイネーブル信号を
生成するカウントダウンイネーブル信号生成回路１７の
一例を示す回路図であり、図３は図４に示すカウントダ
ウンイネーブル信号生成回路各部の信号およびアップダ
ウンカウンタ各部の信号を示すタイムチャートである。
【００４１】まず、読み出しアドレス（ＲＡＤＲ）の最
下位ビットの値（ＲＡＤＲ０）は、図３の（Ｂ）に示す
ように、読み出しアドレスが変化する毎に０、１の順番
で繰り返し変化する信号である。読み出しアドレスは、
図３の（Ｆ）に示す読み出し許可信号（ＲＥ）がアサー
トされているときに、図３の（Ａ）に示す読み出しクロ
ック（ＲＣＬＫ）のタイミングで読み出され、次の読み
出しアドレスに変化する。
下位ビットの値（ＲＡＤＲ０）は、図３の（Ｂ）に示す
ように、読み出しアドレスが変化する毎に０、１の順番
で繰り返し変化する信号である。読み出しアドレスは、
図３の（Ｆ）に示す読み出し許可信号（ＲＥ）がアサー
トされているときに、図３の（Ａ）に示す読み出しクロ
ック（ＲＣＬＫ）のタイミングで読み出され、次の読み
出しアドレスに変化する。
【００４２】次に、図２に示すカウントダウンイネーブ
ル信号生成回路は、２つのフリップフロップ２０１、２
０２とＥＸ−ＯＲ２０３とで構成されている。フリップ
フロップ２０１は、図３の（Ｃ）に示すように、図３の
（Ｂ）に示す読み出しアドレスの最下位ビットの値（Ｒ
ＡＤＲ０）を、図３の（Ｇ）に示す書き込みクロック
（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取り込
み、出力する。フリップフロップ２０２は、図３の
（Ｄ）に示すように、図３の（Ｃ）に示すフリップフロ
ップ２０１の出力を、図３の（Ｇ）に示す書き込みクロ
ック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。ＥＸ−ＯＲ２０３は、図３の（Ｅ）
に示すように、図３の（Ｃ）に示すフリップフロップ２
０１の出力と、図３の（Ｄ）に示すフリップフロップ２
０２の出力とを排他的論理和したものを、カウントダウ
ンイネーブル信号（ＤＮＥＮ）として出力する。これに
より、カウントダウンイネーブル信号（ＤＮＥＮ）は、
書き込みクロック（ＷＣＬＫ）に同期し、かつ、読み出
しが１回行われる毎に書き込みクロック（ＷＣＬＫ）の
１周期分の時間だけ、アップダウンカウンタ１５にアサ
ートされる。よって、アップダウンカウンタ１５は、読
み出しが１回行われる毎にカウント値（ＣＮＴ）を１回
デクリメントすることができる。なお、図３の（Ｈ）
は、カウントアップイネーブル信号（ＵＰＮＥ）として
も用いられる書き込み許可信号（ＷＥ）であり、図３の
（Ｉ）はアップダウンカウンタの出力である。
ル信号生成回路は、２つのフリップフロップ２０１、２
０２とＥＸ−ＯＲ２０３とで構成されている。フリップ
フロップ２０１は、図３の（Ｃ）に示すように、図３の
（Ｂ）に示す読み出しアドレスの最下位ビットの値（Ｒ
ＡＤＲ０）を、図３の（Ｇ）に示す書き込みクロック
（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取り込
み、出力する。フリップフロップ２０２は、図３の
（Ｄ）に示すように、図３の（Ｃ）に示すフリップフロ
ップ２０１の出力を、図３の（Ｇ）に示す書き込みクロ
ック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。ＥＸ−ＯＲ２０３は、図３の（Ｅ）
に示すように、図３の（Ｃ）に示すフリップフロップ２
０１の出力と、図３の（Ｄ）に示すフリップフロップ２
０２の出力とを排他的論理和したものを、カウントダウ
ンイネーブル信号（ＤＮＥＮ）として出力する。これに
より、カウントダウンイネーブル信号（ＤＮＥＮ）は、
書き込みクロック（ＷＣＬＫ）に同期し、かつ、読み出
しが１回行われる毎に書き込みクロック（ＷＣＬＫ）の
１周期分の時間だけ、アップダウンカウンタ１５にアサ
ートされる。よって、アップダウンカウンタ１５は、読
み出しが１回行われる毎にカウント値（ＣＮＴ）を１回
デクリメントすることができる。なお、図３の（Ｈ）
は、カウントアップイネーブル信号（ＵＰＮＥ）として
も用いられる書き込み許可信号（ＷＥ）であり、図３の
（Ｉ）はアップダウンカウンタの出力である。
【００４３】上記図３において、（Ｅ）信号は（Ｇ）信
号の立ち上がりエッジから生成されるため、（Ｅ）信号
がアサートされるまでに時間的な遅れがある。よって、
実際にカウント動作が行われるのは（Ｇ）信号の次の立
ち上がりエッジであることを示すため、本実施形態では
意図的に（Ｇ）信号と（Ｅ）信号の変化するタイミング
をずらしている。（Ｅ）信号と（Ｇ）信号とが同時に変
化した場合、（Ｇ）信号のどちらの立ち上がりエッジで
カウント動作が行われるのかが分からなくなるおそれが
あるからである。このことは、以下の実施形態２および
実施形態３でも同様に考慮している。
号の立ち上がりエッジから生成されるため、（Ｅ）信号
がアサートされるまでに時間的な遅れがある。よって、
実際にカウント動作が行われるのは（Ｇ）信号の次の立
ち上がりエッジであることを示すため、本実施形態では
意図的に（Ｇ）信号と（Ｅ）信号の変化するタイミング
をずらしている。（Ｅ）信号と（Ｇ）信号とが同時に変
化した場合、（Ｇ）信号のどちらの立ち上がりエッジで
カウント動作が行われるのかが分からなくなるおそれが
あるからである。このことは、以下の実施形態２および
実施形態３でも同様に考慮している。
【００４４】メモリ容量監視部１６には、アップダウン
カウンタ１５から出力されるカウント値（ＣＮＴ）が接
続されている。そして、カウント値（ＣＮＴ）が０であ
れば、メモリ１０から読み出すべきデータが無いことを
示すエンプティ信号（ＥＭＰ）を読み出し制御部１２へ
出力する。また、カウント値（ＣＮＴ）がメモリ１０に
格納可能なワード数（ここでは５）に達したときに、メ
モリ１０に新規データを書き込むための空き容量が無い
ことを示すフル信号（ＦＬＬ）を書き込み制御部１１に
出力する。
カウンタ１５から出力されるカウント値（ＣＮＴ）が接
続されている。そして、カウント値（ＣＮＴ）が０であ
れば、メモリ１０から読み出すべきデータが無いことを
示すエンプティ信号（ＥＭＰ）を読み出し制御部１２へ
出力する。また、カウント値（ＣＮＴ）がメモリ１０に
格納可能なワード数（ここでは５）に達したときに、メ
モリ１０に新規データを書き込むための空き容量が無い
ことを示すフル信号（ＦＬＬ）を書き込み制御部１１に
出力する。
【００４５】以上の構成により、メモリ内の有効データ
数を正しく計数することができる。よって、書き込み制
御部１１にフル信号（ＦＬＬ）がアサートされていると
きにメモリ１０へのデータの書き込みを禁止して、デー
タの上書きによるデータ消失を防止すると共に、読み出
し制御部１２にエンプティ信号（ＥＭＰ）がアサートさ
れているときにメモリ１０からのデータの読み出しを禁
止して同一データの２度読みを防止することができる。
数を正しく計数することができる。よって、書き込み制
御部１１にフル信号（ＦＬＬ）がアサートされていると
きにメモリ１０へのデータの書き込みを禁止して、デー
タの上書きによるデータ消失を防止すると共に、読み出
し制御部１２にエンプティ信号（ＥＭＰ）がアサートさ
れているときにメモリ１０からのデータの読み出しを禁
止して同一データの２度読みを防止することができる。
【００４６】（実施形態２）図４は実施形態２のＦＩＦ
Ｏメモリ制御回路の構成を示すブロック図である。
Ｏメモリ制御回路の構成を示すブロック図である。
【００４７】このＦＩＦＯメモリ制御回路は、メモリ２
０、書き込み制御部２１、読み出し制御部２２、書き込
みアドレス回路２３、読み出しアドレス回路２４、アッ
プダウンカウンタ２５、メモリ容量監視部２６およびカ
ウントダウンイネーブル信号生成回路２７を備えてい
る。
０、書き込み制御部２１、読み出し制御部２２、書き込
みアドレス回路２３、読み出しアドレス回路２４、アッ
プダウンカウンタ２５、メモリ容量監視部２６およびカ
ウントダウンイネーブル信号生成回路２７を備えてい
る。
【００４８】メモリ２０、書き込み制御部２１、読み出
し制御部２２、書き込みアドレス回路２３および読み出
しアドレス回路２４は、図１１に示した従来のＦＩＦＯ
メモリ制御回路におけるメモリ１０１、書き込み制御部
１０２、読み出し制御部１０３、書き込みアドレス回路
１０４および読み出しアドレス回路１０５と同一の構成
であるので、説明を省略する。なお、本実施形態２で
は、メモリ２０が５ワードの記憶容量を有し、読み出し
クロック（ＲＣＬＫ）の周波数が書き込みクロック（２
ＣＬＫ）よりも高いものとする。
し制御部２２、書き込みアドレス回路２３および読み出
しアドレス回路２４は、図１１に示した従来のＦＩＦＯ
メモリ制御回路におけるメモリ１０１、書き込み制御部
１０２、読み出し制御部１０３、書き込みアドレス回路
１０４および読み出しアドレス回路１０５と同一の構成
であるので、説明を省略する。なお、本実施形態２で
は、メモリ２０が５ワードの記憶容量を有し、読み出し
クロック（ＲＣＬＫ）の周波数が書き込みクロック（２
ＣＬＫ）よりも高いものとする。
【００４９】アップダウンカウンタ２５には、カウント
ダウン動作を許可するカウントダウンイネーブル信号
（ＤＮＥＮ）として、読み出し制御部２２から出力され
る読み出し許可信号（ＲＥ）が接続され、カウントアッ
プイネーブル信号生成回路２７によって生成されたカウ
ントアップ動作を許可するカウントアップイネーブル信
号（ＵＰＥＮ）が接続されている。さらに、カウントク
ロック（ＦＡＳＴＣＬＫ）として書き込みクロック（Ｗ
ＣＬＫ）よりも周波数の高い読み出しクロック（ＲＣＬ
Ｋ）が接続されている。これらの信号に基づいて、カウ
ントアップイネーブル信号（ＵＰＥＮ）がアサートされ
ているときに、書き込み動作が１回行われる毎に読み出
しクロック（ＲＣＬＫ）のタイミングで１つインクリメ
ントし、カウントダウンイネーブル信号（ＤＮＥＮ）が
アサートされているときに、読み出し動作が１回行われ
る毎に読み出しクロック（ＲＣＬＫ）のタイミングで１
つデクリメントする。このアップダウンカウンタ２５の
カウント値（ＣＮＴ）は、有効データ数としてメモリ容
量監視部２６に出力される。
ダウン動作を許可するカウントダウンイネーブル信号
（ＤＮＥＮ）として、読み出し制御部２２から出力され
る読み出し許可信号（ＲＥ）が接続され、カウントアッ
プイネーブル信号生成回路２７によって生成されたカウ
ントアップ動作を許可するカウントアップイネーブル信
号（ＵＰＥＮ）が接続されている。さらに、カウントク
ロック（ＦＡＳＴＣＬＫ）として書き込みクロック（Ｗ
ＣＬＫ）よりも周波数の高い読み出しクロック（ＲＣＬ
Ｋ）が接続されている。これらの信号に基づいて、カウ
ントアップイネーブル信号（ＵＰＥＮ）がアサートされ
ているときに、書き込み動作が１回行われる毎に読み出
しクロック（ＲＣＬＫ）のタイミングで１つインクリメ
ントし、カウントダウンイネーブル信号（ＤＮＥＮ）が
アサートされているときに、読み出し動作が１回行われ
る毎に読み出しクロック（ＲＣＬＫ）のタイミングで１
つデクリメントする。このアップダウンカウンタ２５の
カウント値（ＣＮＴ）は、有効データ数としてメモリ容
量監視部２６に出力される。
【００５０】以下に、アップダウンカウンタ２５のカウ
ントアップ動作について、図５および図６を用いて具体
的に説明する。図５はカウントアップイネーブル信号を
生成するカウントアップイネーブル信号生成回路２７の
一例を示す回路図であり、図６は図５に示すカウントア
ップイネーブル信号生成回路各部の信号およびアップダ
ウンカウンタ各部の信号を示すタイムチャートである。
ントアップ動作について、図５および図６を用いて具体
的に説明する。図５はカウントアップイネーブル信号を
生成するカウントアップイネーブル信号生成回路２７の
一例を示す回路図であり、図６は図５に示すカウントア
ップイネーブル信号生成回路各部の信号およびアップダ
ウンカウンタ各部の信号を示すタイムチャートである。
【００５１】まず、書き込みアドレス（ＷＡＤＲ）の最
下位ビットの値（ＷＡＤＲ０）は、図６の（Ｂ）に示す
ように、書き込みアドレスが変化する毎に０、１の順番
で繰り返し変化する信号である。書き込みアドレスは、
図６の（Ｆ）に示す書き込み許可信号（ＷＥ）がアサー
トされているときに、図６の（Ａ）に示す書き込みクロ
ック（ＷＣＬＫ）のタイミングで書き込まれ、次の書き
込みアドレスに変化する。
下位ビットの値（ＷＡＤＲ０）は、図６の（Ｂ）に示す
ように、書き込みアドレスが変化する毎に０、１の順番
で繰り返し変化する信号である。書き込みアドレスは、
図６の（Ｆ）に示す書き込み許可信号（ＷＥ）がアサー
トされているときに、図６の（Ａ）に示す書き込みクロ
ック（ＷＣＬＫ）のタイミングで書き込まれ、次の書き
込みアドレスに変化する。
【００５２】次に、図５に示すカウントアップイネーブ
ル信号生成回路は、２つのフリップフロップ３０１、３
０２とＥＸ−ＯＲ３０３とで構成されている。フリップ
フロップ３０１は、図６の（Ｃ）に示すように、図６の
（Ｂ）に示す書き込みアドレスの最下位ビットの値（Ｗ
ＡＤＲ０）を、図６の（Ｇ）に示す読み出しクロック
（ＲＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取り込
み、出力する。フリップフロップ３０２は、図６の
（Ｄ）に示すように、図６の（Ｃ）に示すフリップフロ
ップ３０１の出力を、図６の（Ｇ）に示す読み出しクロ
ック（ＲＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。ＥＸ−ＯＲ３０３は、図６の（Ｅ）
に示すように、図６の（Ｃ）に示すフリップフロップ３
０１の出力と、図６の（Ｄ）に示すフリップフロップ３
０２の出力とを排他的論理和したものを、カウントアッ
プイネーブル信号（ＵＰＥＮ）として出力する。これに
より、カウントアップイネーブル信号（ＵＰＥＮ）は、
読み出しクロック（ＲＣＬＫ）に同期し、かつ、書き込
みが１回行われる毎に読み出しクロック（ＲＣＬＫ）の
１周期分の時間だけ、アップダウンカウンタ２５にアサ
ートされる。よって、アップダウンカウンタ２５は、書
き込みが１回行われる毎にカウント値（ＣＮＴ）を１回
インクリメントすることができる。なお、図６の（Ｈ）
は、カウントダウンイネーブル信号（ＤＮＥＮ）として
も用いられる読み出し許可信号（ＲＥ）であり、図６の
（Ｉ）はアップダウンカウンタの出力である。
ル信号生成回路は、２つのフリップフロップ３０１、３
０２とＥＸ−ＯＲ３０３とで構成されている。フリップ
フロップ３０１は、図６の（Ｃ）に示すように、図６の
（Ｂ）に示す書き込みアドレスの最下位ビットの値（Ｗ
ＡＤＲ０）を、図６の（Ｇ）に示す読み出しクロック
（ＲＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取り込
み、出力する。フリップフロップ３０２は、図６の
（Ｄ）に示すように、図６の（Ｃ）に示すフリップフロ
ップ３０１の出力を、図６の（Ｇ）に示す読み出しクロ
ック（ＲＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。ＥＸ−ＯＲ３０３は、図６の（Ｅ）
に示すように、図６の（Ｃ）に示すフリップフロップ３
０１の出力と、図６の（Ｄ）に示すフリップフロップ３
０２の出力とを排他的論理和したものを、カウントアッ
プイネーブル信号（ＵＰＥＮ）として出力する。これに
より、カウントアップイネーブル信号（ＵＰＥＮ）は、
読み出しクロック（ＲＣＬＫ）に同期し、かつ、書き込
みが１回行われる毎に読み出しクロック（ＲＣＬＫ）の
１周期分の時間だけ、アップダウンカウンタ２５にアサ
ートされる。よって、アップダウンカウンタ２５は、書
き込みが１回行われる毎にカウント値（ＣＮＴ）を１回
インクリメントすることができる。なお、図６の（Ｈ）
は、カウントダウンイネーブル信号（ＤＮＥＮ）として
も用いられる読み出し許可信号（ＲＥ）であり、図６の
（Ｉ）はアップダウンカウンタの出力である。
【００５３】メモリ容量監視部２６には、アップダウン
カウンタ２５から出力されるカウント値（ＣＮＴ）が接
続されている。そして、カウント値（ＣＮＴ）が０であ
れば、メモリ２０から読み出すべきデータが無いことを
示すエンプティ信号（ＥＭＰ）を読み出し制御部２２へ
出力する。また、カウント値（ＣＮＴ）がメモリ２０に
格納可能なワード数（ここでは５）に達したときに、メ
モリ２０に新規データを書き込むための空き容量が無い
ことを示すフル信号（ＦＬＬ）を書き込み制御部２１に
出力する。
カウンタ２５から出力されるカウント値（ＣＮＴ）が接
続されている。そして、カウント値（ＣＮＴ）が０であ
れば、メモリ２０から読み出すべきデータが無いことを
示すエンプティ信号（ＥＭＰ）を読み出し制御部２２へ
出力する。また、カウント値（ＣＮＴ）がメモリ２０に
格納可能なワード数（ここでは５）に達したときに、メ
モリ２０に新規データを書き込むための空き容量が無い
ことを示すフル信号（ＦＬＬ）を書き込み制御部２１に
出力する。
【００５４】以上の構成により、メモリ内の有効データ
数を正しく計数することができる。よって、書き込み制
御部２１にフル信号（ＦＬＬ）がアサートされていると
きにメモリ２０へのデータの書き込みを禁止して、デー
タの上書きによるデータ消失を防止すると共に、読み出
し制御部２２にエンプティ信号（ＥＭＰ）がアサートさ
れているときにメモリ２０からのデータの読み出しを禁
止して同一データの２度読みを防止することができる。
数を正しく計数することができる。よって、書き込み制
御部２１にフル信号（ＦＬＬ）がアサートされていると
きにメモリ２０へのデータの書き込みを禁止して、デー
タの上書きによるデータ消失を防止すると共に、読み出
し制御部２２にエンプティ信号（ＥＭＰ）がアサートさ
れているときにメモリ２０からのデータの読み出しを禁
止して同一データの２度読みを防止することができる。
【００５５】（実施形態３）図７は実施形態３のＦＩＦ
Ｏメモリ制御回路の構成を示すブロック図である。
Ｏメモリ制御回路の構成を示すブロック図である。
【００５６】このＦＩＦＯメモリ制御回路は、メモリ３
０、書き込み制御部３１、読み出し制御部３２、書き込
みアドレス回路３３、読み出しアドレス回路３４、アッ
プダウンカウンタ３５、メモリ容量監視部３６、カウン
トアップイネーブル信号生成回路３７およびカウントダ
ウンイネーブル信号生成回路３８を備えている。
０、書き込み制御部３１、読み出し制御部３２、書き込
みアドレス回路３３、読み出しアドレス回路３４、アッ
プダウンカウンタ３５、メモリ容量監視部３６、カウン
トアップイネーブル信号生成回路３７およびカウントダ
ウンイネーブル信号生成回路３８を備えている。
【００５７】メモリ３０、書き込み制御部３１、読み出
し制御部３２、書き込みアドレス回路３３および読み出
しアドレス回路３４は、図１１に示した従来のＦＩＦＯ
メモリ制御回路におけるメモリ１０１、書き込み制御部
１０２、読み出し制御部１０３、書き込みアドレス回路
１０４および読み出しアドレス回路１０５と同一の構成
であるので、説明を省略する。なお、本実施形態３で
は、メモリ３０が５ワードの記憶容量を有し、書き込み
クロック（ＷＣＬＫ）の周波数が読み出しクロック（Ｒ
ＣＬＫ）よりも高いものとする。
し制御部３２、書き込みアドレス回路３３および読み出
しアドレス回路３４は、図１１に示した従来のＦＩＦＯ
メモリ制御回路におけるメモリ１０１、書き込み制御部
１０２、読み出し制御部１０３、書き込みアドレス回路
１０４および読み出しアドレス回路１０５と同一の構成
であるので、説明を省略する。なお、本実施形態３で
は、メモリ３０が５ワードの記憶容量を有し、書き込み
クロック（ＷＣＬＫ）の周波数が読み出しクロック（Ｒ
ＣＬＫ）よりも高いものとする。
【００５８】アップダウンカウンタ３５には、カウント
アップイネーブル信号生成回路３７によって生成された
カウントアップ動作を許可するカウントアップイネーブ
ル信号（ＵＰＥＮ）が接続され、カウントダウンイネー
ブル信号生成回路３８によって生成されたカウントダウ
ンを許可するカウントダウンイネーブル信号（ＤＮＥ
Ｎ）が接続されている。さらに、カウントクロック（Ｆ
ＡＳＴＣＬＫ）として読み出しクロック（ＲＣＬＫ）よ
りも周波数の高い書き込みクロック（ＷＣＬＫ）が接続
されている。これらの信号に基づいて、カウントアップ
イネーブル信号（ＵＰＥＮ）がアサートされているとき
に、書き込み動作が１回行われる毎に書き込みクロック
（ＷＣＬＫ）のタイミングで１つインクリメントし、カ
ウントダウンイネーブル信号（ＤＮＥＮ）がアサートさ
れているときに、読み出し動作が１回行われる毎に書き
込みクロック（ＷＣＬＫ）のタイミングで１つデクリメ
ントする。このアップダウンカウンタ３５のカウント値
（ＣＮＴ）は、有効データ数としてメモリ容量監視部３
６に出力される。
アップイネーブル信号生成回路３７によって生成された
カウントアップ動作を許可するカウントアップイネーブ
ル信号（ＵＰＥＮ）が接続され、カウントダウンイネー
ブル信号生成回路３８によって生成されたカウントダウ
ンを許可するカウントダウンイネーブル信号（ＤＮＥ
Ｎ）が接続されている。さらに、カウントクロック（Ｆ
ＡＳＴＣＬＫ）として読み出しクロック（ＲＣＬＫ）よ
りも周波数の高い書き込みクロック（ＷＣＬＫ）が接続
されている。これらの信号に基づいて、カウントアップ
イネーブル信号（ＵＰＥＮ）がアサートされているとき
に、書き込み動作が１回行われる毎に書き込みクロック
（ＷＣＬＫ）のタイミングで１つインクリメントし、カ
ウントダウンイネーブル信号（ＤＮＥＮ）がアサートさ
れているときに、読み出し動作が１回行われる毎に書き
込みクロック（ＷＣＬＫ）のタイミングで１つデクリメ
ントする。このアップダウンカウンタ３５のカウント値
（ＣＮＴ）は、有効データ数としてメモリ容量監視部３
６に出力される。
【００５９】以下に、アップダウンカウンタ３５のカウ
ントダウン動作およびについて、図８、図９および図１
０を用いて具体的に説明する。図８はカウントアップイ
ネーブル信号を生成するカウントアップイネーブル信号
生成回路３７の一例を示す回路図であり、図９はカウン
トダウンイネーブル信号を生成するカウントダウンイネ
ーブル信号生成回路３８の一例を示す回路図であり、図
１０は図８に示すカウントアップイネーブル信号生成回
路各部の信号、図９に示すカウントダウンイネーブル信
号生成回路各部の信号およびアップダウンカウンタ各部
の信号を示すタイムチャートである。
ントダウン動作およびについて、図８、図９および図１
０を用いて具体的に説明する。図８はカウントアップイ
ネーブル信号を生成するカウントアップイネーブル信号
生成回路３７の一例を示す回路図であり、図９はカウン
トダウンイネーブル信号を生成するカウントダウンイネ
ーブル信号生成回路３８の一例を示す回路図であり、図
１０は図８に示すカウントアップイネーブル信号生成回
路各部の信号、図９に示すカウントダウンイネーブル信
号生成回路各部の信号およびアップダウンカウンタ各部
の信号を示すタイムチャートである。
【００６０】まず、書き込みアドレス（２ＡＤＲ）の最
下位ビットの値（２ＡＤＲ０）は、図１０の（Ｈ）に示
すように、書き込みアドレスが変化する毎に０、１の順
番で繰り返し変化する信号である。書き込みアドレス
は、図１０の（Ｌ）に示す書き込み許可信号（ＷＥ）が
アサートされているときに、図１０の（Ｇ）に示す書き
込みクロック（ＲＣＬＫ（ＦＡＳＴＣＬＫ））のタイミ
ングで書き込まれ、次の書き込みアドレスに変化する。
また、読み出しアドレス（ＲＡＤＲ）の最下位ビットの
値（ＲＡＤＲ０）は、図１０の（Ｂ）に示すように、読
み出しアドレスが変化する毎に０、１の順番で繰り返し
変化する信号である。読み出しアドレスは、図１０の
（Ｆ）に示す読み出し許可信号（ＲＥ）がアサートされ
ているときに、図１０の（Ａ）に示す読み出しクロック
（ＲＣＬＫ）のタイミングで読み出され、次の読み出し
アドレスに変化する。
下位ビットの値（２ＡＤＲ０）は、図１０の（Ｈ）に示
すように、書き込みアドレスが変化する毎に０、１の順
番で繰り返し変化する信号である。書き込みアドレス
は、図１０の（Ｌ）に示す書き込み許可信号（ＷＥ）が
アサートされているときに、図１０の（Ｇ）に示す書き
込みクロック（ＲＣＬＫ（ＦＡＳＴＣＬＫ））のタイミ
ングで書き込まれ、次の書き込みアドレスに変化する。
また、読み出しアドレス（ＲＡＤＲ）の最下位ビットの
値（ＲＡＤＲ０）は、図１０の（Ｂ）に示すように、読
み出しアドレスが変化する毎に０、１の順番で繰り返し
変化する信号である。読み出しアドレスは、図１０の
（Ｆ）に示す読み出し許可信号（ＲＥ）がアサートされ
ているときに、図１０の（Ａ）に示す読み出しクロック
（ＲＣＬＫ）のタイミングで読み出され、次の読み出し
アドレスに変化する。
【００６１】次に、図８に示すカウントアップイネーブ
ル信号生成回路は、２つのフリップフロップ４０１、４
０２とＥＸ−ＯＲ４０３とで構成されている。フリップ
フロップ４０１は、図１０の（Ｉ）に示すように、図１
０の（Ｈ）に示す書き込みアドレスの最下位ビットの値
（ＷＡＤＲ０）を、図１０の（Ｇ）に示す書き込みクロ
ック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。フリップフロップ４０２は、図１０
の（Ｊ）に示すように、図１０の（Ｉ）に示すフリップ
フロップ４０１の出力を、図１０の（Ｇ）に示す書き込
みクロック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミン
グで取り込み、出力する。ＥＸ−ＯＲ４０３は、図１０
の（Ｋ）に示すように、図１０の（Ｉ）に示すフリップ
フロップ４０１の出力と、図１０の（Ｊ）に示すフリッ
プフロップ４０２の出力とを排他的論理和したものを、
カウントアップイネーブル信号（ＵＰＥＮ）として出力
する。これにより、カウントアップイネーブル信号（Ｕ
ＰＥＮ）は、書き込みクロック（ＷＣＬＫ）に同期し、
かつ、書き込みが１回行われる毎に書き込みクロック
（ＷＣＬＫ）の１周期分の時間だけ、アップダウンカウ
ンタ３５にアサートされる。よって、アップダウンカウ
ンタ３５は、書き込みが１回行われる毎にカウント値
（ＣＮＴ）を１回インクリメントすることができる。
ル信号生成回路は、２つのフリップフロップ４０１、４
０２とＥＸ−ＯＲ４０３とで構成されている。フリップ
フロップ４０１は、図１０の（Ｉ）に示すように、図１
０の（Ｈ）に示す書き込みアドレスの最下位ビットの値
（ＷＡＤＲ０）を、図１０の（Ｇ）に示す書き込みクロ
ック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。フリップフロップ４０２は、図１０
の（Ｊ）に示すように、図１０の（Ｉ）に示すフリップ
フロップ４０１の出力を、図１０の（Ｇ）に示す書き込
みクロック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミン
グで取り込み、出力する。ＥＸ−ＯＲ４０３は、図１０
の（Ｋ）に示すように、図１０の（Ｉ）に示すフリップ
フロップ４０１の出力と、図１０の（Ｊ）に示すフリッ
プフロップ４０２の出力とを排他的論理和したものを、
カウントアップイネーブル信号（ＵＰＥＮ）として出力
する。これにより、カウントアップイネーブル信号（Ｕ
ＰＥＮ）は、書き込みクロック（ＷＣＬＫ）に同期し、
かつ、書き込みが１回行われる毎に書き込みクロック
（ＷＣＬＫ）の１周期分の時間だけ、アップダウンカウ
ンタ３５にアサートされる。よって、アップダウンカウ
ンタ３５は、書き込みが１回行われる毎にカウント値
（ＣＮＴ）を１回インクリメントすることができる。
【００６２】次に、図９に示すカウントダウンイネーブ
ル信号生成回路は、２つのフリップフロップ５０１、５
０２とＥＸ−ＯＲ５０３とで構成されている。フリップ
フロップ５０１は、図９の（Ｃ）に示すように、図９の
（Ｂ）に示す読み出しアドレスの最下位ビットの値（Ｒ
ＡＤＲ０）を、図９の（Ｇ）に示す書き込みクロック
（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取り込
み、出力する。フリップフロップ５０２は、図９の
（Ｄ）に示すように、図９の（Ｃ）に示すフリップフロ
ップ５０１の出力を、図９の（Ｇ）に示す書き込みクロ
ック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。ＥＸ−ＯＲ５０３は、図９の（Ｅ）
に示すように、図９の（Ｃ）に示すフリップフロップ５
０１の出力と、図９の（Ｄ）に示すフリップフロップ５
０２の出力とを排他的論理和したものを、カウントダウ
ンイネーブル信号（ＤＮＥＮ）として出力する。これに
より、カウントダウンイネーブル信号（ＤＮＥＮ）は、
書き込みクロック（ＷＣＬＫ）に同期し、かつ、読み出
しが１回行われる毎に書き込みクロック（ＷＣＬＫ）の
１周期分の時間だけ、アップダウンカウンタ３５にアサ
ートされる。よって、アップダウンカウンタ３５は、読
み出しが１回行われる毎にカウント値（ＣＮＴ）を１回
デクリメントすることができる。なお、図１０の（Ｍ）
は、アップダウンカウンタの出力である。
ル信号生成回路は、２つのフリップフロップ５０１、５
０２とＥＸ−ＯＲ５０３とで構成されている。フリップ
フロップ５０１は、図９の（Ｃ）に示すように、図９の
（Ｂ）に示す読み出しアドレスの最下位ビットの値（Ｒ
ＡＤＲ０）を、図９の（Ｇ）に示す書き込みクロック
（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取り込
み、出力する。フリップフロップ５０２は、図９の
（Ｄ）に示すように、図９の（Ｃ）に示すフリップフロ
ップ５０１の出力を、図９の（Ｇ）に示す書き込みクロ
ック（ＷＣＬＫ（ＦＡＳＴＣＬＫ））のタイミングで取
り込み、出力する。ＥＸ−ＯＲ５０３は、図９の（Ｅ）
に示すように、図９の（Ｃ）に示すフリップフロップ５
０１の出力と、図９の（Ｄ）に示すフリップフロップ５
０２の出力とを排他的論理和したものを、カウントダウ
ンイネーブル信号（ＤＮＥＮ）として出力する。これに
より、カウントダウンイネーブル信号（ＤＮＥＮ）は、
書き込みクロック（ＷＣＬＫ）に同期し、かつ、読み出
しが１回行われる毎に書き込みクロック（ＷＣＬＫ）の
１周期分の時間だけ、アップダウンカウンタ３５にアサ
ートされる。よって、アップダウンカウンタ３５は、読
み出しが１回行われる毎にカウント値（ＣＮＴ）を１回
デクリメントすることができる。なお、図１０の（Ｍ）
は、アップダウンカウンタの出力である。
【００６３】メモリ容量監視部３６には、アップダウン
カウンタ３５から出力されるカウント値（ＣＮＴ）が接
続されている。そして、カウント値（ＣＮＴ）が０であ
れば、メモリ３０から読み出すべきデータが無いことを
示すエンプティ信号（ＥＭＰ）を読み出し制御部３２へ
出力する。また、カウント値（ＣＮＴ）がメモリ３０に
格納可能なワード数（ここでは５）に達したときに、メ
モリ３０に新規データを書き込むための空き容量が無い
ことを示すフル信号（ＦＬＬ）を書き込み制御部３１に
出力する。
カウンタ３５から出力されるカウント値（ＣＮＴ）が接
続されている。そして、カウント値（ＣＮＴ）が０であ
れば、メモリ３０から読み出すべきデータが無いことを
示すエンプティ信号（ＥＭＰ）を読み出し制御部３２へ
出力する。また、カウント値（ＣＮＴ）がメモリ３０に
格納可能なワード数（ここでは５）に達したときに、メ
モリ３０に新規データを書き込むための空き容量が無い
ことを示すフル信号（ＦＬＬ）を書き込み制御部３１に
出力する。
【００６４】以上の構成により、メモリ内の有効データ
数を正しく計数することができる。よって、書き込み制
御部３１にフル信号（ＦＬＬ）がアサートされていると
きにメモリ３０へのデータの書き込みを禁止して、デー
タの上書きによるデータ消失を防止すると共に、読み出
し制御部３２にエンプティ信号（ＥＭＰ）がアサートさ
れているときにメモリ３０からのデータの読み出しを禁
止して同一データの２度読みを防止することができる。
数を正しく計数することができる。よって、書き込み制
御部３１にフル信号（ＦＬＬ）がアサートされていると
きにメモリ３０へのデータの書き込みを禁止して、デー
タの上書きによるデータ消失を防止すると共に、読み出
し制御部３２にエンプティ信号（ＥＭＰ）がアサートさ
れているときにメモリ３０からのデータの読み出しを禁
止して同一データの２度読みを防止することができる。
【００６５】上記実施形態１〜実施形態３では、メモリ
１０、２０、３０の記憶容量を５ワードとしたが、本発
明はこれに限定されるものではなく、任意の記憶容量に
対して適応可能である。また、実施形態３では書き込み
クロックの周波数が読み出しクロックの周波数よりも高
いものとしたが、読み出しクロックの周波数の方が高い
場合には、アップダウンカウンタ３５に読み出しクロッ
クを接続することにより本発明を適用可能であること
は、容易に推測することができる。
１０、２０、３０の記憶容量を５ワードとしたが、本発
明はこれに限定されるものではなく、任意の記憶容量に
対して適応可能である。また、実施形態３では書き込み
クロックの周波数が読み出しクロックの周波数よりも高
いものとしたが、読み出しクロックの周波数の方が高い
場合には、アップダウンカウンタ３５に読み出しクロッ
クを接続することにより本発明を適用可能であること
は、容易に推測することができる。
【００６６】
【発明の効果】以上詳述したように、本発明によれば、
読み出しクロックと書き込みクロックの周期が異なる場
合に、アップダウンカウンタのカウント動作を許可する
信号を、書き込みクロックと読み出しクロックの周波数
が高い方のクロックに同期させ、かつ、１回の書き込み
および読み出し毎に、周波数が高い方のクロックの１周
期以上２周期未満分の時間だけアサートすることによ
り、メモリ内の有効データ数を正しく計数することがで
きるＦＩＦＯメモリ制御回路を実現することができる。
よって、メモリへのデータの上書きによるデータ消失を
防止すると共に、メモリからの同一データの２度読みを
防止することができる。
読み出しクロックと書き込みクロックの周期が異なる場
合に、アップダウンカウンタのカウント動作を許可する
信号を、書き込みクロックと読み出しクロックの周波数
が高い方のクロックに同期させ、かつ、１回の書き込み
および読み出し毎に、周波数が高い方のクロックの１周
期以上２周期未満分の時間だけアサートすることによ
り、メモリ内の有効データ数を正しく計数することがで
きるＦＩＦＯメモリ制御回路を実現することができる。
よって、メモリへのデータの上書きによるデータ消失を
防止すると共に、メモリからの同一データの２度読みを
防止することができる。
【図１】実施形態１のＦＩＦＯメモリ制御回路の構成を
示すブロック図である。
示すブロック図である。
【図２】実施形態１のＦＩＦＯメモリ制御回路における
カウントダウンイネーブル信号生成回路の一例を示す回
路図である。
カウントダウンイネーブル信号生成回路の一例を示す回
路図である。
【図３】実施形態１のＦＩＦＯメモリ制御回路における
各部の信号を示すタイムチャートである。
各部の信号を示すタイムチャートである。
【図４】実施形態２のＦＩＦＯメモリ制御回路の構成を
示すブロック図である。
示すブロック図である。
【図５】実施形態２のＦＩＦＯメモリ制御回路における
カウントアップイネーブル信号生成回路の一例を示す回
路図である。
カウントアップイネーブル信号生成回路の一例を示す回
路図である。
【図６】実施形態２のＦＩＦＯメモリ制御回路における
各部の信号を示すタイムチャートである。
各部の信号を示すタイムチャートである。
【図７】実施形態３のＦＩＦＯメモリ制御回路の構成を
示すブロック図である。
示すブロック図である。
【図８】実施形態３のＦＩＦＯメモリ制御回路における
カウントアップイネーブル信号生成回路の一例を示す回
路図である。
カウントアップイネーブル信号生成回路の一例を示す回
路図である。
【図９】実施形態３のＦＩＦＯメモリ制御回路における
カウントダウンイネーブル信号生成回路の一例を示す回
路図である。
カウントダウンイネーブル信号生成回路の一例を示す回
路図である。
【図１０】実施形態３のＦＩＦＯメモリ制御回路におけ
る各部の信号を示すタイムチャートである。
る各部の信号を示すタイムチャートである。
【図１１】従来のＦＩＦＯメモリ制御回路の構成を示す
ブロック図である。
ブロック図である。
【図１２】従来のＦＩＦＯメモリ制御回路の構成を示す
ブロック図である。
ブロック図である。
【図１３】従来のＦＩＦＯメモリ制御回路の問題点を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図１４】従来のＦＩＦＯメモリ制御回路の問題点を説
明するためのタイムチャートである。
明するためのタイムチャートである。
１０、２０、３０、１０１メモリ １１、２１、３１、１０２ 書き込み制御部 １２、２２、３２、１０３ 読み出し制御部 １３、２３、３３、１０４ 書き込みアドレス回路 １４、２４、３４、１０５ 読み出しアドレス回路 １５、２５、３５、１０７ アップダウンカウンタ １６、２６、３６ メモリ容量監視部 ２７、３７ カウントアップイネーブル信号生成回路 １７、３８ カウントダウンイネーブル信号生成回路 １０８ 信号発生器 １０６ Ｆｕｌｌ−Ｅｍｐｔｙ制御回路 ２０１、２０２、３０１、３０２、４０１、４０２、５
０１、５０２ フリップフロップ ２０３、３０３、４０３、５０３ ＥＸ−ＯＲ
０１、５０２ フリップフロップ ２０３、３０３、４０３、５０３ ＥＸ−ＯＲ
Claims (8)
- 【請求項１】 書き込みクロックの周波数が読み出しク
ロックの周波数よりも高い場合に用いられるＦＩＦＯメ
モリ制御回路であって、 書き込みアドレスを発生する書き込みアドレス発生回路
と、 読み出しアドレスを発生する読み出しアドレス発生回路
と、 所定数のワードを格納可能な記憶容量を有し、書き込み
許可信号がアサートされているときに、該書き込みクロ
ックに同期して該書き込みアドレスに指定された場所に
書き込みデータが書き込まれ、読み出し許可信号がアサ
ートされているときに、該読み出しクロックに同期して
該読み出しアドレスに指定された場所から読み出しデー
タが読み出されるメモリと、 該読み出しアドレスの最下位ビットと該書き込みクロッ
クに基づいて、カウントダウンイネーブル信号を生成す
るカウントダウンイネーブル信号生成回路と、 カウントアップイネーブル信号として該書き込み許可信
号がアサートされているときに、該書き込みクロックに
同期してカウントアップし、該カウントダウンイネーブ
ル信号がアサートされているときに、該書き込みクロッ
クに同期してカウントダウンするアップダウンカウンタ
とを備えているＦＩＦＯメモリ制御回路。 - 【請求項２】 前記カウントダウンイネーブル信号の周
期は、前記書き込みクロックの１周期分である請求項１
に記載のＦＩＦＯメモリ制御回路。 - 【請求項３】 読み出しクロックの周波数が書き込みク
ロックの周波数よりも高い場合に用いられるＦＩＦＯメ
モリ制御回路であって、 書き込みアドレスを発生する書き込みアドレス発生回路
と、 読み出しアドレスを発生する読み出しアドレス発生回路
と、 所定数のワードを格納可能な記憶容量を有し、書き込み
許可信号がアサートされているときに、該書き込みクロ
ックに同期して該書き込みアドレスに指定された場所に
書き込みデータが書き込まれ、読み出し許可信号がアサ
ートされているときに、該読み出しクロックに同期して
該読み出しアドレスに指定された場所から読み出しデー
タが読み出されるメモリと、 該書き込みアドレスの最下位ビットと該読み出しクロッ
クに基づいて、カウントダウンイネーブル信号を生成す
るカウントアップイネーブル信号生成回路と、 該カウントアップイネーブル信号がアサートされている
ときに、該読み出しクロックに同期してカウントアップ
し、カウントダウンイネーブル信号として該読み出し許
可信号がアサートされているときに、該読み出しクロッ
クに同期してカウントダウンするアップダウンカウンタ
とを備えているＦＩＦＯメモリ制御回路。 - 【請求項４】 前記カウントアップイネーブル信号の周
期は、前記読み出しクロックの１周期分である請求項３
に記載のＦＩＦＯメモリ制御回路。 - 【請求項５】 書き込みクロックの周波数と読み出しク
ロックの周波数とが異なる場合に用いられるＦＩＦＯメ
モリ制御回路であって、 書き込みアドレスを発生する書き込みアドレス発生回路
と、 読み出しアドレスを発生する読み出しアドレス発生回路
と、 所定数のワードを格納可能な記憶容量を有し、書き込み
許可信号がアサートされているときに、該書き込みクロ
ックに同期して該書き込みアドレスに指定された場所に
書き込みデータが書き込まれ、読み出し許可信号がアサ
ートされているときに、該読み出しクロックに同期して
該読み出しアドレスに指定された場所から読み出しデー
タが読み出されるメモリと、 該読み出しアドレスの最下位ビットと、該書き込みクロ
ックおよび該読み出しクロックのうちの周波数が高い方
のクロックとに基づいて、カウントダウンイネーブル信
号を生成するカウントダウンイネーブル信号生成回路
と、 該書き込みアドレスの最下位ビットと、該書き込みクロ
ックおよび該読み出しクロックのうちの周波数が高い方
のクロックとに基づいて、カウントアップイネーブル信
号を生成するカウントアップイネーブル信号生成回路
と、 該カウントアップイネーブル信号がアサートされている
ときに、該書き込みクロックおよび該読み出しクロック
のうちの周波数が高い方のクロックに同期してカウント
アップし、該カウントダウンイネーブル信号がアサート
されているときに、該書き込みクロックおよび該読み出
しクロックのうちの周波数が高い方のクロックに同期し
てカウントダウンするアップダウンカウンタとを備えて
いるＦＩＦＯメモリ制御回路。 - 【請求項６】 前記カウントダウンイネーブル信号の周
期は、前記書き込みクロックおよび前記読み出しクロッ
クのうちの周波数が高い方のクロックの１周期分であ
り、前記カウントアップイネーブル信号の周期は、該書
き込みクロックおよび該読み出しクロックのうちの周波
数が高い方のクロックの１周期分である請求項５に記載
のＦＩＦＯメモリ制御回路。 - 【請求項７】 前記アップダウンカウンタのカウント値
が０のときに、前記メモリから読み出すべきデータが無
いことを示すエンプティ信号を出力し、該アップダウン
カウンタのカウント値が該メモリに格納可能な所定のワ
ード数であるときに、該メモリに新規データを書き込む
ための空き容量が無いことを示すフル信号を出力するメ
モリ監視部をさらに備えている請求項１乃至請求項６の
いずれかに記載のＦＩＦＯメモリ制御回路。 - 【請求項８】 前記フル信号に基づいて、前記メモリへ
の書き込みデータの書き込みを制御する書き込み制御回
路と、 前記エンプティ信号に基づいて、該メモリからの読み出
しデータの読み出しを制御する読み出し制御回路とを備
えている請求項７に記載のＦＩＦＯメモリ制御回路。
Priority Applications (2)
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|---|---|---|---|
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| US09/802,694 US6470439B2 (en) | 2000-04-20 | 2001-03-08 | FIFO memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120041A JP3815948B2 (ja) | 2000-04-20 | 2000-04-20 | Ｆｉｆｏメモリ制御回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001307476A true JP2001307476A (ja) | 2001-11-02 |
| JP3815948B2 JP3815948B2 (ja) | 2006-08-30 |
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ID=18630924
Family Applications (1)
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541623A (ja) * | 2005-05-11 | 2008-11-20 | クゥアルコム・インコーポレイテッド | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
| KR101123087B1 (ko) * | 2003-12-12 | 2012-03-16 | 오끼 덴끼 고오교 가부시끼가이샤 | 데이터 전송회로 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3630591B2 (ja) * | 1999-08-30 | 2005-03-16 | 沖電気工業株式会社 | クロック乗せ換え方法及び回路 |
| US7161999B2 (en) * | 2002-01-02 | 2007-01-09 | Intel Corporation | Synchronizing data or signal transfer across clocked logic domains |
| EP1432160B1 (en) | 2002-12-18 | 2006-06-21 | Alcatel | Method and system for handling data between a clock and data recovery circuit and a data processing unit in asynchronous networks |
| JP2004280558A (ja) * | 2003-03-17 | 2004-10-07 | Ricoh Co Ltd | インタフェース回路及びインタフェース回路を有する光ディスク装置 |
| US6928027B2 (en) * | 2003-04-11 | 2005-08-09 | Qualcomm Inc | Virtual dual-port synchronous RAM architecture |
| JP2005101771A (ja) * | 2003-09-22 | 2005-04-14 | Matsushita Electric Ind Co Ltd | クロック乗せ替え回路および方法 |
| US20050205566A1 (en) * | 2004-03-22 | 2005-09-22 | Solatronix, Inc. Incorporation | System and method of interferentially varying electromagnetic near field patterns |
| JP4502792B2 (ja) * | 2004-12-09 | 2010-07-14 | 富士通セミコンダクター株式会社 | データバッファ回路 |
| US7116601B2 (en) * | 2004-12-28 | 2006-10-03 | Via Technologies, Inc. | Pseudo-synchronization of the transportation of data across asynchronous clock domains |
| KR101393306B1 (ko) * | 2007-07-13 | 2014-05-09 | 삼성전자주식회사 | 보안기능을 갖는 레지스터 및 이를 구비하는 컴퓨터 시스템 |
| US8566515B2 (en) * | 2009-01-12 | 2013-10-22 | Maxim Integrated Products, Inc. | Memory subsystem |
| US8659973B2 (en) * | 2010-06-18 | 2014-02-25 | Fujitsu Limited | Sequential-write, random-read memory |
| US20130066451A1 (en) * | 2011-09-14 | 2013-03-14 | Aravind Na Ganesan | System and method for mitigating frequency mismatch in a receiver system |
| US9543044B2 (en) * | 2013-11-07 | 2017-01-10 | Stmicroelectronics International N.V. | System and method for improving memory performance and identifying weak bits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375676A (en) * | 1979-12-26 | 1983-03-01 | Varian Associates, Inc. | Feedback FIFO for cyclic data acquisition and instrument control |
| US4494190A (en) * | 1982-05-12 | 1985-01-15 | Honeywell Information Systems Inc. | FIFO buffer to cache memory |
| US4894797A (en) * | 1986-11-17 | 1990-01-16 | Amp Incorporated | FIFO data storage system using PLA controlled multiplexer for concurrent reading and writing of registers by different controllers |
| US4942593A (en) * | 1989-03-16 | 1990-07-17 | Dallas Semiconductor Corporation | Telecommunications interface with improved jitter reporting |
| DE69124606T2 (de) * | 1991-10-17 | 1997-08-21 | Ibm | Adaptive FIFO-Speichersteuerung |
| US5388238A (en) * | 1992-07-24 | 1995-02-07 | At&T Corp. | System and method for monitoring the validity of circulating pointers in a FIFO memory |
| US5546347A (en) * | 1994-07-22 | 1996-08-13 | Integrated Device Technology, Inc. | Interleaving architecture and method for a high density FIFO |
| US5761203A (en) * | 1996-04-04 | 1998-06-02 | Lucent Technologies Inc. | Synchronous and asynchronous recovery of signals in an ATM network |
| JPH11175310A (ja) | 1997-12-09 | 1999-07-02 | Toshiba Tec Corp | ＦｉＦｏメモリ制御回路 |
| US6167495A (en) * | 1998-08-27 | 2000-12-26 | Micron Technology, Inc. | Method and apparatus for detecting an initialization signal and a command packet error in packetized dynamic random access memories |
-
2000
- 2000-04-20 JP JP2000120041A patent/JP3815948B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-08 US US09/802,694 patent/US6470439B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101123087B1 (ko) * | 2003-12-12 | 2012-03-16 | 오끼 덴끼 고오교 가부시끼가이샤 | 데이터 전송회로 |
| JP2008541623A (ja) * | 2005-05-11 | 2008-11-20 | クゥアルコム・インコーポレイテッド | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
| JP4681046B2 (ja) * | 2005-05-11 | 2011-05-11 | クゥアルコム・インコーポレイテッド | 待ち時間に無感覚なｆｉｆｏシグナリングプロトコル |
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|---|---|
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