JPH0217515A - クロツク制御回路 - Google Patents
クロツク制御回路Info
- Publication number
- JPH0217515A JPH0217515A JP63168420A JP16842088A JPH0217515A JP H0217515 A JPH0217515 A JP H0217515A JP 63168420 A JP63168420 A JP 63168420A JP 16842088 A JP16842088 A JP 16842088A JP H0217515 A JPH0217515 A JP H0217515A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency
- circuit
- control circuit
- dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011156 evaluation Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プロセッサのクロック制御回路に関するも
のである。特にスピードマージン評価容易なりロック制
御回路に関するものである。
のである。特にスピードマージン評価容易なりロック制
御回路に関するものである。
第２図は、従来のプロセッサのクロック制御回路のブロ
ック図である。図において、Ｃ１）ＩＩ′ｉプロセッサ
、区２）はクロック入力ビン、（６）ｊ／ｉＪＫフリッ
プフロップ、（７）はリセット信号、（８）は内部クロ
ック、（９）は分周回路である。
ック図である。図において、Ｃ１）ＩＩ′ｉプロセッサ
、区２）はクロック入力ビン、（６）ｊ／ｉＪＫフリッ
プフロップ、（７）はリセット信号、（８）は内部クロ
ック、（９）は分周回路である。
次に動作について説明する。第２図において、内部クロ
ック（８）は次のように生成される。プロセッサ（１）
外部のクロックジェネレータより１周波数の高い外部ク
ロックがクロック入力ピン【２）に入力する。外部クロ
ックは分周回路（９）で分周され、ＪＫフリップ７０ツ
ブ（６）のクロック端子に入力する。
ック（８）は次のように生成される。プロセッサ（１）
外部のクロックジェネレータより１周波数の高い外部ク
ロックがクロック入力ピン【２）に入力する。外部クロ
ックは分周回路（９）で分周され、ＪＫフリップ７０ツ
ブ（６）のクロック端子に入力する。
ＪＫフリップフロップ（６）のＪ端子にはリセット信号
（わが入力し、Ｋ端子にはＪＫ７リツプ７０クグ（６）
の出力Ｑが入力している。リセット信号（７）はリセッ
ト時以外ｒｉｉである。ＪＫフリップ７０ツブ（６）に
入力するクロックにより、内部クロック（８）が生成さ
れる。
（わが入力し、Ｋ端子にはＪＫ７リツプ７０クグ（６）
の出力Ｑが入力している。リセット信号（７）はリセッ
ト時以外ｒｉｉである。ＪＫフリップ７０ツブ（６）に
入力するクロックにより、内部クロック（８）が生成さ
れる。
従来のクロック制御回路は以上のように構成されていた
ので、スピードマージン評価をするために外部クロック
の周波数を変えねばならず、テスタに高度な機能が求め
られ友。従来のスピードマージン評価は、外部クロック
の周波数を連続的に変え、テストパターンを繰り返し入
力してパスとフェイルの境界を見つけることで行った。
ので、スピードマージン評価をするために外部クロック
の周波数を変えねばならず、テスタに高度な機能が求め
られ友。従来のスピードマージン評価は、外部クロック
の周波数を連続的に変え、テストパターンを繰り返し入
力してパスとフェイルの境界を見つけることで行った。
この方法では高性馳テスタが必要であり、また１チツプ
のテスト時間が長くテストコストｔ−引き上げるのでそ
の対策が課題であつ友。
のテスト時間が長くテストコストｔ−引き上げるのでそ
の対策が課題であつ友。
この発明は上記のような課題を解決する九めになされ九
もので、簡易テスタでもスピードマージン評価の容易な
りロック制御回路を得ることを目的としている。
もので、簡易テスタでもスピードマージン評価の容易な
りロック制御回路を得ることを目的としている。
この発明にかかるクロック制御回Ｖ？は、外部クロック
を任意に分局できる回路をもち、外部よりその分局数を
選択できる回路を備え九ものである。
を任意に分局できる回路をもち、外部よりその分局数を
選択できる回路を備え九ものである。
この発明に２けるクロック制御回路は外部より外部クロ
ックの分周数を複数選択できるので、内部クロックを複
数の周波数に設定できる。
ックの分周数を複数選択できるので、内部クロックを複
数の周波数に設定できる。
〔実施例〕
以下、この発明の一実施例を図に１って説明する。第１
図はクロック制御回路のブロック図である。図に２いて
、口１． （２１，（６）〜（８）は第２図の従来例に
示しｔものと同等であるので説明を省略する。
図はクロック制御回路のブロック図である。図に２いて
、口１． （２１，（６）〜（８）は第２図の従来例に
示しｔものと同等であるので説明を省略する。
（３）はクロックコントロール信号ピン、（４）は分周
回路、【６）は分局コントロール回路である。
回路、【６）は分局コントロール回路である。
次に動作について説明する。第１図に２いて。
内部クロック（８）は次のように生成される。プロセッ
サ１１）外部のクロックジェネレータエリ、周波数の高
９外部クロックがクロック入力ピン（２）に入力する。
サ１１）外部のクロックジェネレータエリ、周波数の高
９外部クロックがクロック入力ピン（２）に入力する。
外部クロックは分局回［１！？（４）で分局され、ＪＫ
フリップ７０ツブ（６）のクロック端子に入力する。
フリップ７０ツブ（６）のクロック端子に入力する。
ＪＫフリップ７０ツブ（６）のＪ端子にはリセット信号
（７）が入力し、Ｋ端子にｒｉＪＫフリップ７０ツブ（
６）の出力Ｑが入力している。リセット信号（？）はリ
セット時以外はｌである。ＪＫフリップフロップ（６）
に入力するクロックにより、内部クロック（８）が生成
される。分周回＆！ （４）は分局コントロール回路＋
５＞より１分局数を設定できる。分周回路（４）は例え
ばカウント数設定可粍なカウンターであり、分局コント
ロール回路【５１に工りカウント数を設定できる。分周
回路（４）Ｆｉ段設定れ九カウント毎にＪＫクリップフ
ロップ（６）のクロック入力に信号を送り。
（７）が入力し、Ｋ端子にｒｉＪＫフリップ７０ツブ（
６）の出力Ｑが入力している。リセット信号（？）はリ
セット時以外はｌである。ＪＫフリップフロップ（６）
に入力するクロックにより、内部クロック（８）が生成
される。分周回＆！ （４）は分局コントロール回路＋
５＞より１分局数を設定できる。分周回路（４）は例え
ばカウント数設定可粍なカウンターであり、分局コント
ロール回路【５１に工りカウント数を設定できる。分周
回路（４）Ｆｉ段設定れ九カウント毎にＪＫクリップフ
ロップ（６）のクロック入力に信号を送り。
内部クロック（８）ヲ変化させる。クロックコントロー
ル信号ビン（３）に与える信号にエリ分周回路（４）の
カウント数の多少を選択することで、内部クロック周波
数の高・低を選択する。
ル信号ビン（３）に与える信号にエリ分周回路（４）の
カウント数の多少を選択することで、内部クロック周波
数の高・低を選択する。
このプロセッサをテスタ上でスピードマージン評価をす
るときは、クロックコントロール信号ビン（３）にエリ
テストパターン中で内部クロック（８）の高速・低速を
選択する。テストパターンは最初に内部クロック（８）
全低速にセットし、次にプロセッサ１１）のテストを行
う。テストにバスすれば、内部クロック（８）全高速に
セットし、テストパターンを再び入力する。テストにバ
スすれば、チップは高速版であり、フェイルすれば低速
版で、低速クロックでしか正常な動作を保証できないチ
ップであるとわかる。プロセッサ（１）の出荷に際して
、クロックコントロール信号ビン（３）全固定し、高速
版は高速クロックで動作し、低速版は低速クロックで動
作するようにする。動作スピードを示せるので低速版で
も出荷することができる。
るときは、クロックコントロール信号ビン（３）にエリ
テストパターン中で内部クロック（８）の高速・低速を
選択する。テストパターンは最初に内部クロック（８）
全低速にセットし、次にプロセッサ１１）のテストを行
う。テストにバスすれば、内部クロック（８）全高速に
セットし、テストパターンを再び入力する。テストにバ
スすれば、チップは高速版であり、フェイルすれば低速
版で、低速クロックでしか正常な動作を保証できないチ
ップであるとわかる。プロセッサ（１）の出荷に際して
、クロックコントロール信号ビン（３）全固定し、高速
版は高速クロックで動作し、低速版は低速クロックで動
作するようにする。動作スピードを示せるので低速版で
も出荷することができる。
上記実施例では、内部クロック（８）の高速・低速を選
択する場合について説明したが３つ以上選択できるよう
に構成してもよい。ま九、クロックコントロール信号ビ
ン（３）を複数持ってもよく、クロックコントロール信
号をシフトバスにエリ入力する構成でもよい。
択する場合について説明したが３つ以上選択できるよう
に構成してもよい。ま九、クロックコントロール信号ビ
ン（３）を複数持ってもよく、クロックコントロール信
号をシフトバスにエリ入力する構成でもよい。
この発明では以上のように構成し九ので、テスタ上でス
ピードマージンを評価するときに、外部クロックの周波
数を変えずとも、テストパターンで内部クロックの周波
数を変えることができる。
ピードマージンを評価するときに、外部クロックの周波
数を変えずとも、テストパターンで内部クロックの周波
数を変えることができる。
その九め、クロック周波数を変えることが困難な簡易テ
スタでもスピードマージン評価が容易であり、ま友スピ
ードマージン評価時間も短く、テストコストを下げるこ
とができる。また、テストパターンである程度スピード
マージン評価できるので、チップを低速・高速と選別で
き出荷先での性能不良を押えることができる。
スタでもスピードマージン評価が容易であり、ま友スピ
ードマージン評価時間も短く、テストコストを下げるこ
とができる。また、テストパターンである程度スピード
マージン評価できるので、チップを低速・高速と選別で
き出荷先での性能不良を押えることができる。
第１図はこの発明の一実施例によるクロック制御回路を
示すブロック図、第２図は従来のクロック制＃回路を示
すブロック図である。 図に２いて、＋１）はプロセッサ、（２）はクロック入
力ピン、（３）はクロックコントロール信号ピン、（４
）は分周回路、Ｃ５１は分局コントロール回路、（６）
はＪＫフリップフロップ、（７）はリセット信号、（８
）は内部クロックである。 な２１図中、同一符号は同一、まｔけ相当部分を示す。
示すブロック図、第２図は従来のクロック制＃回路を示
すブロック図である。 図に２いて、＋１）はプロセッサ、（２）はクロック入
力ピン、（３）はクロックコントロール信号ピン、（４
）は分周回路、Ｃ５１は分局コントロール回路、（６）
はＪＫフリップフロップ、（７）はリセット信号、（８
）は内部クロックである。 な２１図中、同一符号は同一、まｔけ相当部分を示す。
Claims (1)
- 単一のクロック源と、上記クロックより分周された複数
のクロックを生成する回路と、プロセッサ外部より複数
の上記分周クロック周波数を選択する回路を持つことを
特徴とするクロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168420A JPH0217515A (ja) | 1988-07-06 | 1988-07-06 | クロツク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168420A JPH0217515A (ja) | 1988-07-06 | 1988-07-06 | クロツク制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217515A true JPH0217515A (ja) | 1990-01-22 |
Family
ID=15867795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168420A Pending JPH0217515A (ja) | 1988-07-06 | 1988-07-06 | クロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427379A (zh) * | 2017-08-21 | 2019-03-05 | 爱思开海力士有限公司 | 半导体器件 |
-
1988
- 1988-07-06 JP JP63168420A patent/JPH0217515A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427379A (zh) * | 2017-08-21 | 2019-03-05 | 爱思开海力士有限公司 | 半导体器件 |
| CN109427379B (zh) * | 2017-08-21 | 2022-08-02 | 爱思开海力士有限公司 | 半导体器件 |
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