CN101399078A - 同步半导体存储器件及其驱动方法 - Google Patents

同步半导体存储器件及其驱动方法 Download PDF

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Abstract

一种同步半导体存储器件包括：数据对准参考脉冲产生单元，配置成响应于数据选通信号(DQS)而产生数据对准参考脉冲；对准保持信号产生单元，配置成响应于数据对准参考脉冲和数据输入时钟而产生对准保持信号，该对准保持信号在对应于数据选通信号的后信号的周期期间启动；以及数据对准单元，配置成响应于数据对准参考脉冲和对准保持信号而对准输入数据。

Description

同步半导体存储器件及其驱动方法
相关申请的交叉引用
本申请要求分别于2007年9月28日和2008年4月30日申请的韩国专利申请第10-2007-0098224号和第10-2008-0040929号的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及一种半导体设计技术，并且更加具体地，涉及同步半导体存储器件的写入路径。
背景技术
诸如动态随机存取存储器(DRAM)之类的半导体存储器件从芯片组(存储控制器)接收写入数据，并且将读取数据传送至芯片组。同时，同步半导体存储器件与系统时钟同步操作。然而，当将数据从芯片组传送至存储器件时，由于数据和系统时钟的不同负载和迹线(trace)以及系统时钟与多个存储器件之间的位置差，在数据与系统时钟之间发生偏斜。
为了减少数据与系统时钟之间的偏斜，在将数据从芯片组传送至存储器件时，与数据一起传送数据选通信号(DQS)。数据选通信号(DQS)亦称作回波时钟(echo clock)。通过使用数据选通信号(DQS)来选通数据，可以减少由于系统时钟与存储器件之间的位置差而发生的偏斜，这是因为数据选通信号(DQS)具有与数据相同的负载和迹线。同时，在读取操作中，存储器件将读取的数据选通信号(DQS)与数据一起传送至芯片组。
图1为图示传统同步半导体存储器件的写入路径的电路图。
参考图1，在写入路径上，传统同步半导体存储器件包括DQS输入缓冲器单元110、数据选通下降脉冲(DSFP)产生单元120、DQS缓冲器禁用信号产生单元130、数据对准单元140以及全局数据线(GDL)写入驱动单元150。DQS输入缓冲器单元110响应于DQS缓冲器禁用信号DISABLE_DQS而缓冲数据选通信号DQS。DSFP产生单元120接收DQS输入缓冲器单元110的输出信号以产生与数据选通信号DQS的下降沿同步的数据选通下降脉冲DSFP。DQS缓冲器禁用信号产生单元130响应于数据选通下降脉冲DSFP、数据选通禁用信号DIS_DSP和写入脉冲WTPb而产生DQS缓冲器禁用信号DISABLE_DQS。数据选通禁用信号DIS_DSP为在从写入命令的输入开始经过对应于脉冲长度(BL)的时间之后经脉冲调变至逻辑高电平的信号，而写入脉冲WTPb则为在输入写入命令时经脉冲调变至逻辑低电平的信号。数据对准单元140响应于数据选通下降脉冲DSFP而对准输入数据DIN。输入数据DIN为从数据输入缓冲器(未示出)输出的数据。GDL写入驱动单元150与数据输入时钟DINCLK同步地经由全局数据线GDL_Q0、GDL_Q1、GDL_Q2和GDL_Q3来传送从数据对准单元140输出的经对准的数据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1。数据输入时钟DINCLK为在考虑到从写入命令的输入开始经过写等待时间(WL)的预定时间之后经脉冲调变至逻辑高电平的信号。
DQS缓冲器禁用信号产生单元130包括与门AND1、上拉PMOS晶体管MP1、下拉NMOS晶体管MN1以及锁存器INV1和INV2。与门AND1对数据选通下降脉冲DSFP和数据选通禁用信号DIS_DSP执行逻辑与运算。上拉PMOS晶体管MP1具有连接至电源电压端子VDD的源极、连接至DISABLE_DQS输出端子N1的漏极和接收写入脉冲WTPb的栅极。下拉NMOS晶体管MN1具有连接至接地电压端子VSS的源极、连接至DISABLE_DQS输出端子N1的漏极和接收与门AND1的输出信号的栅极。锁存器INV1和INV2锁存施加至DISABLE_DQS输出端子N1的信号。
数据对准单元140包括反相器INV3、D触发器142、D触发器144、D触发器146和D触发器148。反相器INV3反相数据选通下降脉冲DSFP，并且D触发器142响应于反相器INV3的输出信号的下降沿而传送输入数据DIN。D触发器144响应于反相器INV3的输出信号的下降沿而传送从D触发器142输出的经对准的数据ALGN_R1。D触发器146响应于反相器INV3的输出信号的下降沿而传送输入数据DIN。D触发器148响应于反相器INV3的输出信号的下降沿而传送从D触发器146输出的经对准的数据ALGN_F1。
GDL写入驱动单元150包括GDL写入驱动器152、154、156和158。GDL写入驱动器152与数据输入时钟DINCLK同步地将从D触发器144输出的经对准的数据ALGN_R0传送至全局数据线GDL_Q0。GDL写入驱动器154与数据输入时钟DINCLK同步地将从D触发器142输出的经对准的数据ALGN_R1传送至全局数据线GDL_Q1。GDL写入驱动器156与数据输入时钟DINCLK同步地将从D触发器148输出的经对准的数据ALGN_F0传送至全局数据线GDL_Q2。GDL写入驱动器158与数据输入时钟DINCLK同步地将从D触发器146输出的经对准的数据ALGN_F1传送至全局数据线GDL_Q3。
图2为图1的传统同步半导体存储器件的时序图。
参考图2，当输入写入命令时，存储器件接收数据DQ连同数据选通信号DQS。在图2中，输入脉冲写入命令(BL＝4)，并且参考符号＂INT_WT＂表示内部写入命令信号。
DSFP产生单元120产生在数据选通信号DQS的每一下降沿处被启动至逻辑高电平的数据选通下降脉冲DSFP，并且数据对准单元140与数据选通信号DSFP的上升沿同步地输出经对准的数据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1。
当数据DQ的输入完成并且因此数据选通下降脉冲DSFP与数据选通禁用信号DIS_DSP变为逻辑高电平时，DQS缓冲器禁用信号产生单元130将DQS缓冲器禁用信号DISABLE_DQS改变为逻辑低电平。因此，DQS输入缓冲器单元110被禁用以使得其不再接收数据选通信号DQS。
GDL写入驱动器152、154、156和158与数据输入时钟DINCLK同步地将经对准的数据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1传送至全局数据线GDL_Q0、GDL_Q1、GDL_Q2和GDL_Q3。
然而，当触发数据选通信号DQS在最后下降沿之后返回至高阻抗(Hi-Z)时，经常发生一次振铃(one-time ringing)。这种现象被称作写入后信号(postamble)振铃。
图3为在发生写入后信号振铃时图1的同步半导体存储器件的时序图。
从图3中可以看到，在触发数据选通信号DQS返回至高阻抗(Hi-Z)时发生振铃。
如果在DQS缓冲器禁用信号DISABLE_DQS改变为逻辑低电平之前发生振铃，则DSFP产生单元120将其识别为数据选通信号DQS的下降沿，以致在数据选通下降脉冲DSFP处产生短时脉冲波形干扰(glitch)。
由于短时脉冲波形干扰，经对准的数据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1的值提前改变。因此，在数据输入时钟DINCLK的上升沿处输入不正确的数据，并且不希望的数据被加载在全局数据线GDL_Q0、GDL_Q1、GDL_R2和GDL_Q3上。
在独立地施加写入命令时，以及在相继输入写入命令时，可能发生这样的问题。
发明内容
本发明的实施例针对提供一种能够防止由数据选通信号(DQS)的写入后信号振铃导致的数据差错的同步半导体存储器件及其驱动方法。
根据本发明的一个方面，提供一种同步半导体存储器件，该同步半导体存储器件包括：数据对准参考脉冲产生单元，配置成响应于数据选通信号(DQS)而产生数据对准参考脉冲；对准保持信号产生单元，配置成响应于数据对准参考脉冲和数据输入时钟而产生对准保持信号，该对准保持信号在对应于数据选通信号的后信号的周期期间启动；以及数据对准单元，配置成响应于数据对准参考脉冲和对准保持信号而对准输入数据。
根据本发明的另一个方面，提供一种同步半导体存储器件，该同步半导体存储器件包括：数据选通信号输入缓冲器单元，配置成缓冲数据选通信号；数据选通下降脉冲产生单元，配置成接收数据选通信号输入缓冲器单元的输出信号来产生与数据选通信号的下降沿同步的数据选通下降脉冲；数据对准单元，配置成响应于数据选通下降脉冲和对准保持信号而对准输入数据；全局数据线写入驱动单元，配置成与数据输入时钟同步地经由全局数据线来传送从数据对准单元输出的经对准的数据；以及对准保持信号产生单元，配置成响应于数据选通下降脉冲和数据输入时钟而产生对准保持信号，该对准保持信号在对应于数据选通信号的后信号的周期期间启动。
根据本发明的实施例的同步半导体存储器件进一步产生由对应于写入命令的最后数据选通下降脉冲(DSFP)置位并且由对应于写入命令的数据输入时钟(DINCLK)复位的对准保持信号。该对准保持信号在产生短时脉冲波形干扰的周期期间屏蔽数据选通下降脉冲(DSFP)对数据对准单元的施加。
附图说明
图1为图示传统同步半导体存储器件的写入路径的电路图。
图2为图1的传统同步半导体存储器件的时序图。
图3为在发生写入后信号振铃时图1的同步半导体存储器件的时序图。
图4为图示根据本发明的实施例的同步半导体存储器件的写入路径的电路图。
图5为图4的同步半导体存储器件的时序图。
具体实施方式
在下文中，将参考附图详细描述根据本发明的例示性实施例的同步半导体存储器件及其驱动方法。
根据本发明的实施例的同步半导体存储器件包括：数据对准参考脉冲产生单元，配置成响应于数据选通信号(DQS)而产生充当数据对准参考脉冲的数据选通下降脉冲(DSFP)；对准保持信号产生单元，配置成响应于数据选通下降脉冲(DSFP)和数据输入时钟(DINCLK)而产生对准保持信号(ALGN_HOLD)，该对准保持信号(ALGN_HOLD)在对应于数据选通信号(DQS)的后信号的预定周期期间启动；以及数据对准单元，配置成响应于数据选通下降脉冲(DSFP)和对准保持信号(ALGN_HOLD)而对准输入数据(DIN)。
另外，该同步半导体存储器件进一步包括全局数据线写入驱动单元，配置成响应于数据输入时钟(DINCLK)而将从数据对准单元输出的经对准的数据传送至全局数据线。
图4为图示根据本发明的实施例的同步半导体存储器件的写入路径的电路图。
参考图4，在写入路径上，同步半导体存储器件包括DQS输入缓冲器单元410、数据选通下降脉冲(DSFP)产生单元420、DQS缓冲器禁用信号产生单元430、数据对准单元440、GDL写入驱动单元450以及对准保持信号产生单元460。DQS输入缓冲器单元410响应于DQS缓冲器禁用信号DISABLE_DQS而缓冲数据选通信号DQS。DSFP产生单元420接收DQS输入缓冲器单元410的输出信号以产生与数据选通信号DQS的下降沿同步的数据选通下降脉冲DSFP。DQS缓冲器禁用信号产生单元430响应于数据选通下降脉冲DSFP、数据选通禁用信号DIS_DSP和写入脉冲WTPb而产生DQS缓冲器禁用信号DISABLE_DQS。数据对准单元440响应于数据选通下降脉冲DSFP和对准保持信号ALGN_HOLD而对准输入数据DIN。GDL写入驱动单元450与数据输入时钟DINCLK同步地经由全局数据线GDL_Q0、GDL_Q1、GDL_Q2和GDL_Q3来传送从数据对准单元440输出的经对准的数据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1。对准保持信号产生单元460响应于数据选通下降脉冲DSFP和数据输入时钟DINCLK而产生对准保持信号ALGN_HOLD，该对准保持信号ALGN_HOLD在对应于数据选通信号DQS的后信号的预定周期期间启动。
DQS缓冲器禁用信号产生单元430包括与门AND2、上拉PMOS晶体管MP2、下拉NMOS晶体管MN2以及锁存器INV4和INV5。与门AND2对数据选通下降脉冲DSFP和数据选通禁用信号DIS_DSP执行逻辑与运算。上拉PMOS晶体管MP2具有连接至电源电压端子VDD的源极、连接至DISABLE_DQS输出端子N2的漏极和接收写入脉冲WTPb的栅极。下拉NMOS晶体管MN2具有连接至接地电压端子VSS的源极、连接至DISABLE_DQS输出端子N2的漏极和接收与门AND2的输出信号的栅极。锁存器INV4和INV5锁存施加至DISABLE_DQS输出端子N2的信号。
数据对准单元440包括阻塞单元442、D触发器444和D触发器446。阻塞单元442根据对准保持信号ALGN_HOLD而选择性地阻塞数据选通下降脉冲DSFP。D触发器444响应于阻塞单元442的输出信号的下降沿而传送输入数据DIN。D触发器446响应于阻塞单元442的输出信号的下降沿而传送从D触发器444输出的经对准的数据ALGN_R1。阻塞单元442可以用接收数据选通下降脉冲DSFP和对准保持信号ALGN_HOLD的与非门NAND1来实施。
为了简明起见，在图4中仅图示用于产生经对准的数据ALGN_R1和ALGN_R0的D触发器444和446以及用于全局数据线GDL_Q0的GDL写入驱动器450。然而，另一个GDL写入驱动器用于将经对准的数据ALGN_R1传送至全局数据线GDL_Q1，但没有图示。另外，还使用了用于产生经对准的数据ALGN_F1和ALGN_F0的D触发器以及用于经对准的数据ALGN_F1和ALGN_F0的GDL写入驱动器，但没有图示。
对准保持信号产生单元460包括DSFP 2/4选择器462和RS锁存器464。DSFP 2/4选择器462采样数据选通下降脉冲DSFP的第二和第四脉冲，并且RS锁存器464接收DSFP 2/4选择器462的输出信号DSFP 2/4作为置位输入，而且接收数据输入时钟DINCLK作为复位输入。RS锁存器464可以用交叉耦合的或非门NOR1和NOR2来实施。
图5为图4的同步半导体存储器件的时序图。
参考图5，当输入写入命令时，存储器件接收数据DQ连同数据选通信号DQS。在图5中，输入脉冲写入命令(BL＝4)，并且参考符号＂INT_WT＂表示内部写入命令信号。
DSFP产生单元420产生在数据选通信号DQS的每一下降沿处被启动至逻辑高电平的数据选通下降脉冲DSFP。
对准保持信号产生单元460输出在数据选通下降脉冲DSFP的第二和第四脉冲的上升沿处被置位并且在数据输入时钟DINCLK的上升沿处被复位的对准保持信号ALGN_HOLD。
同时，数据对准单元440与数据选通下降脉冲DSFP的上升沿同步地输出经对准的数据ALGN_R0、ALGN_R1、ALGN_F0及ALGN_F1。在这种情况下，在对准保持信号ALGN_HOLD处于逻辑低电平的周期期间，数据选通下降脉冲DSFP被屏蔽，以便维持经对准的数据，同时在该周期期间不执行新的对准操作。
当数据DQ的输入完成并且因此数据选通下降脉冲DSFP与数据选通禁用信号DIS_DSP变为逻辑高电平时，DQS缓冲器禁用信号产生单元430将DQS缓冲器禁用信号DISABLE_DQS改变为逻辑低电平。因此，DQS输入缓冲器单元410被禁用以使得其不再接收数据选通信号DQS。
GDL写入驱动器与数据输入时钟DINCLK同步地将经对准的数据ALGN_R0、ALGN_R1、ALGN_F0和ALGN_F1传送至全局数据线GDL_Q0、GDL_Q1、GDL_Q2和GDL_Q3。
因此，即使发生写入后信号振铃并且在数据选通下降脉冲DSFP中产生短时脉冲波形干扰，对准保持信号ALGN_HOLD在产生短时脉冲波形干扰的周期期间也维持在逻辑低电平。因此，由于阻塞了数据选通下降脉冲DSFP，所以可以防止由短时脉冲波形干扰导致的非法的数据对准。亦即，可以防止由写入后信号振铃导致的数据差错。
如上所述，即使发生数据选通信号DQS的写入后信号振铃，也可以通过阻塞经对准的数据的非法的传送操作来防止写入路径的故障。
尽管已在上述实施例中描述了八个数据(BL＝4)由脉冲写入命令无间隔地输入，但本发明还可以应用于输入单个写入命令或在数据选通信号DQS的后信号中发生振铃的任何情况。
此外，尽管已在上述实施例中描述了对准保持信号产生单元使数据选通下降脉冲DSFP的第二和第四脉冲通过，同时旁路数据选通下降脉冲DSFP的第一和第三脉冲，但是如果脉冲长度(BL)改变，则需要修改采样方案。
尽管已关于特定实施例对本发明进行了描述，但是对于本领域技术人员而言将会明显的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (11)

1.一种同步半导体存储器件，包括：
数据对准参考脉冲产生单元，配置成响应于数据选通信号(DQS)而产生数据对准参考脉冲；
对准保持信号产生单元，配置成响应于所述数据对准参考脉冲和数据输入时钟而产生对准保持信号，该对准保持信号在对应于所述数据选通信号的后信号的周期期间启动；以及
数据对准单元，配置成响应于所述数据对准参考脉冲和所述对准保持信号而对准输入数据。
2.如权利要求1所述的同步半导体存储器件，进一步包括：
全局数据线写入驱动单元，配置成响应于所述数据输入时钟而将从所述数据对准单元输出的经对准的数据传送至全局数据线。
3.如权利要求1所述的同步半导体存储器件，其中，所述对准保持信号产生单元包括：
脉冲选择器，配置成采样与所述数据选通信号的后信号相对应的所述数据对准参考脉冲的特定启动周期；以及
RS锁存器，配置成接收所述脉冲选择器的输出信号作为置位输入、接收所述数据输入时钟作为复位输入并且输出所述对准保持信号。
4.一种同步半导体存储器件，包括：
数据选通信号输入缓冲器单元，配置成缓冲数据选通信号；
数据选通下降脉冲产生单元，配置成接收所述数据选通信号输入缓冲器单元的输出信号来产生与所述数据选通信号的下降沿同步的数据选通下降脉冲；
数据对准单元，配置成响应于所述数据选通下降脉冲和对准保持信号而对准输入数据；
全局数据线写入驱动单元，配置成与数据输入时钟同步地经由全局数据线来传送从所述数据对准单元输出的经对准的数据；以及
对准保持信号产生单元，配置成响应于所述数据选通下降脉冲和所述数据输入时钟而产生所述对准保持信号，所述对准保持信号在对应于所述数据选通信号的后信号的周期期间启动。
5.如权利要求4所述的同步半导体存储器件，其中，所述对准保持信号产生单元包括：
脉冲选择器，配置成采样与所述数据选通信号的后信号相对应的所述数据选通下降脉冲的特定启动周期；以及
RS锁存器，配置成接收所述脉冲选择器的输出信号作为置位输入并且接收所述数据输入时钟作为复位输入。
6.如权利要求5所述的同步半导体存储器件，其中，所述脉冲选择器采样由所述数据选通下降脉冲产生单元产生的第二和第四数据选通下降脉冲。
7.如权利要求5所述的同步半导体存储器件，其中，所述RS锁存器包括分别接收所述脉冲选择器的输出信号和所述数据输入时钟的交叉耦合的第一和第二或非门。
8.如权利要求4所述的同步半导体存储器件，其中，所述数据对准单元包括：
阻塞单元，配置成根据所述对准保持信号而选择性地阻塞所述数据选通下降脉冲；以及
多个D触发器，配置成响应于所述阻塞单元的输出信号而传送所述输入数据。
9.如权利要求8所述的同步半导体存储器件，其中，所述阻塞单元包括：
与非门，配置成接收所述数据选通下降脉冲和所述对准保持信号。
10.如权利要求4所述的同步半导体存储器件，进一步包括：
缓冲器禁用信号产生单元，配置成响应于所述数据选通下降脉冲、数据选通禁用信号和写入脉冲而产生用于禁用所述数据选通信号输入缓冲器的缓冲器禁用信号。
11.如权利要求10所述的同步半导体存储器件，其中，所述缓冲器禁用信号产生单元包括：
与门，配置成对所述数据选通下降脉冲和所述数据选通禁用信号执行逻辑与运算；
上拉PMOS晶体管，该上拉PMOS晶体管具有连接至电源电压端子的源极、连接至缓冲器禁用信号输出端子的漏极和接收所述写入脉冲的栅极；
下拉NMOS晶体管，该下拉NMOS晶体管具有连接至接地电压端子的源极、连接至所述缓冲器禁用信号输出端子的漏极和接收所述与门的输出信号的栅极；以及
锁存器，配置成锁存施加至所述缓冲器禁用信号输出端子的信号。
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