KR20080049798A - 결함 입출력 라인을 복구하기 위한 재구성가능 메모리 블록리던던시 - Google Patents

결함 입출력 라인을 복구하기 위한 재구성가능 메모리 블록리던던시 Download PDF

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Abstract

본 발명의 실시예는 메모리 장치의 재구성가능 복구 회로를 제공하는 기술이다. 테이블 구조는 복수의 엔트리를 포함하며, 각각의 엔트리는 결함 어드레스 워드(word) 및 리던던트 어드레스 워드를 포함한다. 리던던트 어드레스 워드는 리던던트 블록에 대응하며, 메모리 장치의 메모리 블록의 결함 입/출력(I/O) 라인으로의 메모리 접근에 대한 응답으로 생성된다. 디코딩 회로는, 결함 I/O 라인을 대체하기 위해 리던던트 어드레스 워드를 디코딩하여 리던던트 블록의 리던던트 I/O 라인을 선택한다.
Figure P1020087007610
메모리 장치, 리던던트 블록, 재구성가능 복구 회로

Description

결함 입출력 라인을 복구하기 위한 재구성가능 메모리 블록 리던던시{RECONFIGURABLE MEMORY BLOCK REDUNDANCY TO REPAIR DEFECTIVE INPUT/OUTPUT LINES}
본 발명의 실시예는 메모리 장치 분야에 관련되어 있으며, 보다 구체적으로는 메모리 장치의 리던던시(redundancy)에 관한 것이다.
통상적으로 블록 리던던시는 플래시 메모리 같은 비휘발성 메모리의 행 또는 열 리던던시로 해결될 수 없는 결함을 복구하기 위해 사용된다. 워드 라인-비트 라인 쇼트(short), 워드 라인-기판 쇼트 등과 같은 결함 모드(예컨대, 1 또는 0으로 고정되는 상태) 등은 블록 복구에 대한 범주로 분류된다.
비트 라인-비트 라인 쇼트 같은 칼럼 결함(column defect)은 비휘발성 메모리의 제조 과정에서 자주 발생한다. 블록 리던던시가 이 같은 결함을 복구하기 위해 이용될 수 있지만, 다이 크기의 증가로 인해 비용이 높아진다. 통상적으로, 각각의 리던던트 블록은 블록 크기 및 메모리 장치의 집적도에 따라서 0.5%에서 0.1%의 다이 크기의 증가를 야기한다.
본 발명은, 복수의 엔트리를 포함하는 테이블 구조 및 상기 테이블과 연결되고, 결함 I/O 라인을 대체하기 위해 리던던트 어드레스 워드를 디코딩하여 리던던트 블록의 리던던트 I/O 라인을 선택하는 디코딩 회로를 포함하고, 각각의 상기 엔트리는 결함 어드레스 워드 및 상기 리던던트 어드레스 워드를 포함하며, 상기 리던던트 어드레스 워드는 상기 리던던트 블록에 대응하고 메모리 장치의 메모리 블록의 상기 결함 I/O 라인으로의 메모리 접근에 대한 응답으로 생성되는, 장치이다.
또한 본 발명은, 테이블 구조에 저장된 복수의 엔트리 중 각 엔트리의 결함 어드레스 워드(DAW)를 리던던트 어드레스 워드와 연관시키는 단계, 메모리 장치의 메모리 블록의 결함 입출력(I/O) 라인으로의 메모리 접근에 대한 응답으로, 리던던트 블록에 대응하는 리던던트 어드레스 워드를 생성하는 단계 및 결함 I/O 라인을 대체하기 위해 디코딩 회로를 이용해 리던던트 어드레스 워드를 디코딩하여 리던던트 블록의 리던던트 I/O 라인을 선택하는 단계를 포함하는 방법이다.
더 나아가 본 발명은, 프로세서, 프로세서에 연결되고, 인코딩된 오디오 데이터를 오디오 인코딩 포맷으로 디코딩하는 오디오 디코더 및 프로세서에 연결되고, 메모리 장치를 컨트롤하는 메모리 컨트롤러를 포함하며, 메모리 장치는 재구성가능 메모리 및 재구성가능 복구 회로를 포함하며, 재구성가능 메모리는 복수의 메모리 블록 및 복수의 리던던트 블록을 포함하고, 재구성가능 복구 회로는, 복수의 엔트리를 포함하는 테이블 구조 및 테이블 구조에 연결되고, 결함 I/O 라인을 대체하기 위해 리던던트 어드레스 워드를 디코딩하여 리던던트 블록의 리던던트 I/O 라인을 선택하는 디코딩 회로를 포함하고, 각각의 엔트리는 결함 어드레스 워드 및 리던던트 어드레스 워드를 포함하며, 리던던트 어드레스 워드는, 복수의 리던던트 블록 중의 리던던트 블록에 대응하고, 복수의 메모리 블록 중의 메모리 블록의 결함 I/O 라인으로의 프로세스에 의한 메모리 접근에 대한 응답으로 생성되는, 시스템이다.
본 발명의 실시예는 이하의 설명 및 본 발명의 실시예를 도시하기 위해 이용되는 첨부 도면을 참고하여 가장 잘 이해될 수 있다.
도 1a는 본 발명의 일 실시예가 실시될 수 있는 음악재생장치를 도시한 도면.
도 1b는 본 발명의 일 실시예가 실시될 수 있는 컴퓨터 시스템을 도시한 도면.
도 2는 본 발명의 일 실시예에 따르는 재구성가능(reconfigurable) 메모리 회로를 도시한 도면.
도 3은 본 발명의 일 실시예에 따라 리던던트 블록들을 포함하는 재구성가능 메모리를 도시한 도면.
도 4는 본 발명의 일 실시예에 따르는 메모리 블록을 도시한 도면.
도 5는 본 발명의 일 실시예에 따르는 테이블 구조를 도시한 도면.
도 6은 본 발명의 일 실시예에 따르는 리던던트 블록 디코딩 회로를 도시한 도면.
도 7은 본 발명의 일 실시예에 따라 리던던트 블록을 재구성하는 프로세스를 도시한 논리 흐름도.
본 발명의 실시예는 메모리 장치의 재구성가능 복구 회로를 제공하는 기술이다. 테이블 구조는 복수의 엔트리를 포함하며, 각각의 엔트리는 결함 어드레스 워드(defective address word) 및 리던던트 어드레스 워드(redundant address word)를 포함한다. 리던던트 어드레스 워드는 리던던트 블록에 대응하며, 메모리 장치의 메모리 블록의 결함 입/출력(I/O) 라인에 대한 메모리 접근에 대한 응답으로 생성된다. 디코딩 회로는, 결함 I/O 라인을 대체하기 위해 리던던트 어드레스 워드를 디코딩하여 리던던트 블록의 리던던트 I/O 라인을 선택한다.
이하의 설명에서, 다수의 구체적인 설명이 기술된다. 그러나, 본 발명의 실시예는 이러한 구체적인 설명 없이 실시될 수 있다. 다른 예에서, 본 발명의 명확한 이해를 위해 종래 회로, 구조, 및 기술이 기술 및 도시되지 않았다.
본 발명의 일 실시예는 일반적으로 논리 차트, 논리흐름도, 구조도, 또는 블록도로 도시되는 프로세스로 기술된다. 논리흐름도가 순차 프로세스로서의 동작들을 도시하지만, 많은 동작들이 병렬적으로 또는 동시에 수행될 수 있다. 추가하여, 동작들의 순서는 재배열될 수 있다. 프로세스는 프로세스의 동작이 완료된 경우 종료된다. 프로세스는 방법, 프로그램, 공정, 제조 방법 등에 대응될 수 있다.
본 발명의 일 실시예는 리던던트 블록들을 이용하여 결함 I/O 라인들을 복구 또는 대체하기 위해 이용될 수 있다. 통상적으로 블록 리던던시는 플래시 메모리 같은 비휘발성 메모리 장치에서 이용된다. 플래시 메모리는 비휘발성, 신속한 삭제 및 높은 집적도를 요구하는 수많은 애플리케이션들에서 이용될 수 있다. 이러 한 애플리케이션의 예로는 미디어 재생장치, 이미지 장치, 마이크로프로세서 시스템, 자동차, 무선 장치, 핸드폰, 캠코더, 카메라, 프린터, 팩스기, 복사기, 스캐너, 신호 처리 장치, 통신 장치, 네트워크 장치, TV 셋톱 박스, 샘플링 키보드, 자동 판매기, PDA 등을 들 수 있다. 이 같은 플래시 메모리 장치의 전형적인 특징에는 블록 삭제 및 프로그램 자동 조작, 동기화 버스트 모드(synchronous burst mode) 읽기, 비동기화 페이지 모드(asynchronous page mode) 읽기, 낮은 전원(예컨대, 3 V 내지 3.7 V), 블록 잠금, 전원 변환 중 블록 삭제/프로그램 잠금, 빠른 접근 시간(예컨대, 50 MHz까지 무 대기시간), 별도의 코드 및 데이터 저장공간 등이 포함될 수 있다.
도 1A는 본 발명의 실시예가 실시될 수 있는 음악 재생기(10)를 도시하는 도면이다. 음악 재생기(10)는 임베디드 컨트롤러(20), 메모리 컨트롤러(30), 플래시 메모리(40), DRAM(dynamic random access memory; 50), LCD 패널(60), 광학 인터페이스(65), 시리얼 인터페이스(70), 무선 인터페이스(75), 사용자 인터페이스(80), 오디오 디코더(85), DAC(audio digital-to-analog converter; 90), 스피커 유닛(95)을 포함한다.
임베디드 컨트롤러(20)는 프로그램 또는 동작을 실행할 수 있는 임의의 프로세싱 유닛일 수 있다. 이는 마이크로 프로세서, 마이크로 컨트롤러, 디지털 신호 처리(DSP) 또는 오디오 프로세싱을 위해 특수 설계된 프로세서일 수 있다. 메모리 컨트롤러(30)는, 프로세서(20)가 메모리 장치에 접근할 수 있도록, 플래시 메모리(40) 및 DRAM(50)상에서 메모리 컨트롤 기능을 수행한다. 또한 메모리 컨트롤 러(30)는 프로세서(20)에 통합될 수 있다. 플래시 메모리(40)는 프로그램 또는 데이터 같은 비휘발성 정보를 저장한다. 플래시 메모리(40)는 부트업 코드, BIOS(basic input/output system), 장치 드라이버, 운영 체제 등을 저장할 수 있다. 이는 재구성가능 메모리 회로(45)를 포함한다. 재구성가능 메모리 회로(45)는 정상 메모리 블록들 및 리던던트 메모리 블록들을 포함한다. 리던던트 메모리 블록들은 정상 메모리 블록들 내의 결함 I/O 라인들을 복구하기 위해 재구성될 수 있다. DRAM(50)은 이하에서 기술되는 동작을 수행하는 프로세서(20)에 의해 실행되는 프로그램을 포함하는 프로그램 및/또는 데이터를 저장한다. 또한 DRAM은 음악 재생기를 위한 운영 체제를 저장할 수 있다. LCD 패널(60)은 GUI(graphics user interface), 그래픽스, 텍스트, 메뉴, 상태 등과 같은 상태 또는 상호 작용 정보의 저전압 표시를 제공한다.
광학 인터페이스(65)는 원격 컨트롤러 같은 무선 장치에 대한 인터페이스를 제공한다. 광학 인터페이스(65)는 IrDA(Infrared Data Association) 기준을 따를 수 있다. 광학 인터페이스는, IrDA 물리 계층, IrLAP(IrDA Link Access Protocol), IrLMP(IrDA Link Management Protocol), IrTP(Ir Transport Protocol) 등과 같은 Ir(infrared) 인터페이스에 적합한 계층을 포함할 수 있다. Ir 인터페이스에 대한 데이터 레이트는 9.6 kilobits per second (이하 kbps) 또는 19.2 kbps일 수 있고, 경우에 따라서는 1.152 Mega bits per second까지 높아질 수 있다. 광학 인터페이스(65)는 원격 장치와의 방향성 지점간 연결(directed, point-point connectivity)을 제공한다.
시리얼 인터페이스(70)는 시리얼 통신을 지원하는 장치에 인터페이스를 제공한다. 시리얼 통신의 예는 USB(Universal Serial Bus) 인터페이스를 포함한다. 시리얼 인터페이스(70)에 연결된 장치는 대용량 기억장치, 기타 오디오 재생장치 등을 포함할 수 있다. 무선 인터페이스(75)는 RF(radio frequency) 신호 같은 적외선을 제외한 신호를 이용한 무선 연결을 제공한다. 전형적인 무선 기준은 보안 특성을 지닌 블루투스이다. 블루투스는 10m 내지 100m에 이르는 송신 거리까지 PAN(personal area network)에의 접근을 제공한다. 사용자 인터페이스(80)는 사용자에게 키보드, 마우스, 입력 엔트리 장치 등과 같은 인터페이스를 제공한다. 또한 사용자 인터페이스는 마이크로폰, 스테레오 헤드폰 등과 같은 기타 오디오 장치로의 인터페이스를 포함할 수 있다.
오디오 디코더(85)는 소리 또는 음악 녹음 같은 오디오 파일 또는 데이터를 디코팅한다. 오디오 디코더는 MP3(Motion Picture Experts Group-I Audio Layer 3) 디코더를 이용할 수 있다. 또한 오디오 디코더는 오디오 포맷에서 또 다른 포맷으로의 포맷 변환을 수행할 수 있다. 오디오 포맷은 MP3, WAV(Waveform), WMA(Windows Media Audio), VQF(Vector Quantization Format), OGG 또는 기타 적합한 포맷일 수 있다. 오디오 DAC 90은 오디오 디코더에 의해 생성된 디지털 오디오 데이터 스트림을 아날로그 오디오 신호로 변환한다. 신호 조정기(signal conditioner), 필터(filter), 증폭기(amplifier) 같은 (도시되지 않은) 기타 아날로그 컴포넌트들이 고음질의 오디오 신호를 제공하기 위해 포함될 수 있다. 스피커 유닛(95)은 한 쌍의 스테레오 스피커를 포함할 수 있다.
도 1b는 본 발명의 일 실시예가 실시될 수 있는 컴퓨터 시스템(100)을 도시하는 도면이다. 시스템(100)은 프로세서 유닛(110), 메모리 컨트롤러 허브(MCH; 120), 주 메모리(130), 입/출력 컨트롤러 허브(ICH; 140), 플래시 메모리(150), 대용량 기억 장치(160), 내부연결(170), 및 입/출력 장치(180i 내지 180k)를 포함한다.
프로세서 유닛(110)은, 하이퍼 스레딩, 보안, 네트워크, 디지털 미디어 기술, 단일 코어 프로세서, 다중 코어 프로세서, 임베디드 프로세서, 모바일 프로세서, 마이크로-컨트롤러, 디지털 신호 처리(DSP), 슈퍼스칼라(superscalar) 컴퓨터, 벡터 프로세서, SIMD(single instruction multiple data) 컴퓨터, CISC(complex instruction set computers), RISC(reduced instruction set computers), VLIW(very long instruction word), 또는 하이브리드 아키텍처 같은 임의 유형의 아키텍처의 중앙처리장치를 나타낸다.
MCH(120)는 주 메모리(130)와 ICH(140) 같은 메모리 및 입출력 장치를 제어하고 구성하는 기능을 제공한다. MCH(120)는, 그래픽스, 미디어, 격리 실행 모드, 호스트-주변 장치 버스 인터페이스, 메모리 컨트롤, 전원 관리 등과 같은, 다중 기능을 통합하는 하나의 칩셋으로 통합될 수 있다. MCH(120) 또는 MCH(120)의 메모리 컨트롤러 기능은 프로세서 유닛(110) 내로 통합될 수 있다. 몇몇 실시예에서, 메모리 컨트롤러는 프로세서 유닛(110)의 모든 코어 또는 프로세서를 위해 프로세서 유닛(110)의 내부 또는 외부에서 작동할 수 있다. 다른 실시예에서, 메모리 컨 트롤러는 프로세서 유닛(110)의 서로 다른 코어들 또는 프로세서들을 위해 개별적으로 작동할 수 있는 서로 다른 부분들을 포함할 수 있다.
주 메모리(130)는 시스템 코드 및 데이터를 저장한다. 통상적으로 주 메모리(130)는 DRAM(dynamic random access memory), SRAM(static random access memory) 또는 갱신될 필요 없는 시스템 코드 및 데이터를 포함하는 임의의 기타 유형의 메모리로 구현된다.
ICH(140)는 I/O 기능을 지원하도록 설계된 다수의 기능들을 포함한다. 또한 ICH(140)는 I/O 기능을 수행하기 위해 MCH(120)과 함께 칩셋으로 통합되거나 MCH(120)와 분리될 수 있다. ICH(140)는, PCI(peripheral component interconnect) 버스 인터페이스, 프로세서 인터페이스, 인터럽트(interrupt) 컨트롤러, DMA(direct memory access) 컨트롤러, 전원 관리 논리, 타이머, SMBus(system management bus), USB(universal serial bus) 인터페이스, 대용량 기억 장치 인터페이스, LPC(low pin count) 인터페이스 등과 같은, 다수의 인터페이스들 및 I/O 기능들을 포함할 수 있다.
플래시 메모리(150)는 부트업 코드, BIOS(basic input/output system) 또는 비휘발성일 필요가 있는 임의의 기타 프로그램 또는 데이터 같은 비휘발성 메모리를 포함한다. 플래시 메모리(150)는 MCH(120) 또는 ICH(140)에 의해 컨트롤 될 수 있다. 플래시 메모리(150)는 재구성가능 메모리 회로(155)를 포함할 수 있다. 재구성가능 메모리 회로(155)는 정상 메모리 블록들 및 리던던트 블록들을 포함할 수 있다. 재구성가능 메모리 회로는 플래시 메모리(150)의 오류 패턴에 따라 리던던 트 블록들을 재구성하기 위한 효과적인 수단을 제공한다. 리던던트 블록들은 제조 공정 중 발견된 결함 I/O 라들인을 대체하기 위해 이용된다.
대용량 기억장치(160)는 코드, 프로그램, 파일, 데이터 및 애플리케이션 같은 아카이브 정보를 저장한다. 대용량 기억장치(160)는 CD ROM(compact disk read-only memory; 162), DVD(digital video/versatile disc; 164), 플로피 드라이브(166) 및 하드 드라이브(168) 또는 임의의 기타 자기 또는 광 기억장치들을 포함할 수 있다. 대용량 기억장치(160)는 시스템이 접근가능한 미디어를 읽는 메커니즘을 제공한다.
내부연결(170)은 주변 장치에 대한 인터페이스를 제공한다. 내부연결(170)은 지점간 또는 복수 장치와 연결될 수 있다. 명확하게 하기 위해, 모든 내부연결이 도시되지 않는다. 내부연결(170)은, PCI(peripheral component interconnect), PCI Express, USB(Universal Serial Bus) 및 DMI(direct media interface) 등과 같은 임의의 내부연결 또는 버스를 포함할 수 있다.
I/O 장치(180i 내지 180k)는 I/O 기능을 수행하는 임의의 I/O 장치를 포함할 수 있다. I/O 장치(180i 내지 180k)의 예는 입력장치(예컨대 키보드, 마우스, 트랙볼, 포인팅 장치), 미디어 카드(예컨대 오디오, 비디오, 그래픽스), 네트워크 카드 및 임의의 기타 주변 컨트롤러를 위한 컨트롤러를 포함한다.
도 2는 본 발명의 실시예에 따르는 도 1a 및 도 1b에 도시된 재구성가능 메모리 회로(45, 155)를 도시하는 도면이다. 재구성가능 메모리 회로(65)는 재구성 가능 복구 회로(210) 및 재구성가능 메모리(240)를 포함한다.
재구성가능 복구 회로(210)는 메모리 장치(40; 도 1a, 150; 도 1b)에 대한 메모리 접근의 어드레스 정보인 ADMEM[L:1]을 수신한다. 프로세서(20, 110) 또는 메모리 컨트롤러(30) 또는 MCH(120) 및/또는 ICH(140)가 메모리 접근을 수행한다. 재구성가능 복구 회로(210)는 테이블 구조(220) 및 리던던트 블록 디코딩 회로(230)를 포함할 수 있다. 테이블 구조(220)는 재구성가능 메모리(240)의 결함 I/O 라인들의 어드레스들 및 이에 대응하는 결함 I/O 라인들을 대체하는 리던던트 I/O 라인들의 어드레스들을 포함하는 다수의 엔트리들을 가진다. 엔트리들은 제조 과정에서 메모리 장치를 테스트하는 과정에서 프로그래밍 또는 구성될 수 있다. 테스트는 비트 라인-비트 라인 쇼트 같은 오류들로 인한 특정의 결함 I/O 라인들을 분석한다. 이러한 오류들은 재구성가능 메모리(240)의 리던던트 블록들을 이용하여 효과적으로 복구될 수 있다. 테이블 구조(220)는 어드레스 정보 ADMEM[L:1]이 결함 I/O 어드레스에 매칭하는지를 표시하는 매칭 신호 MATCH를 생성한다. 또한 테이블 구조(220)는, 결함 I/O 라인을 대체하는데 이용될 수 있는 재구성가능 메모리(240)의 리던던트 블록의 I/O 라인의 어드레스 정보를 제공한다. 리던던트 블록 디코딩 회로(230)는, 대체 I/O 라인 및 리던던트 블록 I/O 어드레스 RBKIO[LR: 1]를 포함하는 리던던트 블록을 선택하거나, 이러한 리던던트 블록이 특정 대체 I/O 라인을 선택할 수 있게 하기 위해, I/O 라인의 어드레스 정보를 디코딩하여 리던던트 블록 인에이블 신호 RBKEN[LS: 1]를 생성한다.
재구성가능 메모리(240)는 정상 메모리 블록들 및 리던던트 메모리 블록들을 포함한다. 리던던트 메모리 블록들은 임의의 결함 블록들 또는 임의의 결함 I/O 라인들을 복구하기 위해 사용된다. 주소 ADMEM[L:1]을 생성하는 메모리 접근이 있는 경우, 재구성가능 복구 회로(210)는 접근이 결함 I/O 라인에 대한 것인지를 확인한다. 결함 I/O 라인에 대한 접근이 아닌 경우, 재구성가능 복구 회로(210)는 MATCH 신호를 부정(negate)하여 리던던트 메모리 블록을 디세이블링하고 메모리 어드레스에 대응하는 정상 메모리 블록을 인에이블하여 정상 접근이 발생할 수 있도록 한다. 메모리 접근이 결함 I/O 라인에 대한 접근인 경우, 재구성가능 복구 회로(210)는 MATCH 신호를 어써팅(assert)하여 결함 I/O 라인을 대체하는 리던던트 I/O 라인을 포함하는 리던던트 메모리 블록을 인에이블하고 결함 I/O 라인을 포함하는 정상 메모리 블록을 디세이블링한다.
도 3은 본 발명의 일 실시예에 따르는 도 2에 도시된 리던던트 블록들을 포함하는 재구성가능 메모리(240)를 도시하는 도면이다. 재구성가능 메모리(240)는 평면 디코더(plane decoder; 310), M 개 메모리 평면(320i 내지 320M), I/O 스위칭 회로(330) 및 S 개 리던던트 메모리 블록(3401 내지 340s)을 포함한다.
어드레스 정보 ADMEM[L:1]은 메모리 장치의 구성에 따라 5 개의 필드로 구성될 수 있으며, 5개의 필드는 LM 비트를 포함하는 평면 어드레스 필드 PL[LM:1], LN 비트를 포함하는 블록 어드레스 필드 BL[LN:1], LP 비트를 포함하는 글로벌 비트 라인 어드레스 필드 GY[LP:1], LQ 비트를 포함하는 로컬 비트 라인 어드레스 필드 LY[LQ:1] 및 LR 비트를 포함하는 I/O 어드레스 필드 IO[LR:1]이다. 어드레스 ADMEM[L:1]의 비트 수는 L이며, LM, LN, LQ 및 LR의 합과 같다.
메모리 장치는 M 개 메모리 평면을 포함하도록 구성된다. 각각의 평면은 N 개 메모리 블록을 포함한다. 각각의 블록은 P 개 글로벌 라인 및 Q 개 로컬 라인으로 구성된다. R 개 I/O 라인인 MIO[R:1]이 있다. LM, LN, LP, LQ 그리고 LR은 각각 밑이 2인 로그값 M, N, P, Q 그리고 R이다. 예를 들어, 메모리 장치가 128Mb의 집적도를 가진다고 가정한다. 16개의 평면이 있으며, 각각의 평면은 8 개의 블록을 포함한다. 각각의 블록은 1K씩 1K로써 구성되어 1Mb를 가진다. 열 어드레싱에 관해, 각각의 블록에는 8 개의 글로벌 비트 라인, 16 개의 로컬 비트 라인 및 8 개의 I/O 라인이 있다. 값들은 각각 M = 16, N = 8, P = 8, Q = 16 그리고 R = 8이다. 필드 크기는 각각 LM = 4, LN = 3, LP = 3, LQ = 4 그리고 LR = 3 이다. 따라서 L = 17이다.
평면 디코더(310)는 평면 어드레스 PL[LM:1]을 디코딩해서 M 개 메모리 평면(3201 내지 320M)을 선택하거나 인에이블한다. 메모리 평면들은 동일한 구성들을 가진다. 예를 들어, 메모리 평면(3201)은 블록 디코더(3221) 및 N 개 블록(32511 내지 3251N)을 포함한다. 비슷하게, 메모리 평면(320M)은 블록 디코더(322M) 및 N 개 블록(325M1 내지 325MN)을 포함한다. 블록 디코더(322J)는 블록 어드레스 라인 BL[LN:1]을 디코딩해서 N 개 블록(325J1 내지 325JN , J는 1 내지 N)을 선택하거나 인에이블한다. 메모리 블록의 I/O 라인들은 MIO[R:1] 라인을 형성한다.
I/O 스위칭 회로(330)는 MIO[R:1]과 리던던트 블록들 RBK1(3401 내지 340S)의 MRIO[R:1] 간의 I/O 라인들을 스위칭한다. 이로 인해 MRIO[R:1]의 I/O 라인 k가 MIO[R:1]의 I/O 라인 j를 대체할 수 있다. I/O 스위칭 회로(330)는 스위칭 또는 맵핑 기능을 구현하기 위해 양방향 송수신기 및 논리회로를 포함할 수 있다.
S 개 리던던트 블록(RBK1(3401) 내지 RBKS(340S))은 복구 또는 대체를 위해 설계된 블록들이다. 이러한 블록들은 결함 I/O 라인들을 복구하기 위해 사용된다. 메모리 평면들(3201 내지 320M)의 전체 블록들을 복구하기 위해 이용되는 리던던트 블록들이 있는 것으로 인식된다. 리던던트 블록들(RBK1(3401) 내지 RBKS(340S))은 글로벌 및 로컬 비트 라인을 디코딩하기 위해 글로벌 비트 라인 어드레스 GY[LP:1] 및 로컬 비트 라인 어드레스 LY[LQ:1]을 어드레스 정보 ADMEM[L:1]으로부터 수신한다. 리던던트 블록들(RBK1(3401) 내지 RBKS(340S))은 개별적인 I/O 라인을 디코딩하기 위해 리던던트 블록 인에이블 신호 RBKEN[LS:1] 및 리던던트 블록 I/O 라인 어드레스 RBKIO[LR:1]을 리던던트 블록 디코딩 회로(230)로부터 수신한다.
도 4는 본 발명의 일 실시예에 따르는 메모리 블록(325jk) 및 리던던트 블록(340i)을 도시하는 도면이다. 메모리 블록(325jk) 및 리던던트 블록(340i)은 도 3에 도시된 메모리 블록(325jk,j는 1 내지M, k는 1 내지 N) 및 리던던트 블록(340i,i는 1 내지 S)을 나타낸다. 메모리 블록(325jk) 및 리던던트 블록(340i)은 글로벌 라인 디코더(410), 로컬 라인 디코더(420), I/O 라인 디코더(430) 그리고 메모리 어레이(440)를 포함한다.
글로벌 라인 디코더(410)는 글로벌 라인 어드레스 GY[LP:1]을 디코딩한다. 로컬 라인 디코더(420)는 로컬 라인 어드레스 LY[LQ:1]을 디코딩한다. I/O 라인 디코더는 (j는 1 내지 M, k는 1 내지 N인 메모리 블록 325jk에 대한) I/O 라인 어드레스 IO[LR:1] 또는 (i는 1 내지 S인 리던던트 블록 340i에 대한) RBKIO[LR:1]를 디코딩한다.
메모리 어레이(440)는 디코딩된 글로벌, 로컬 및 I/O 어드레스들을 수신하여 (메모리 블록(325jk, j는 1 내지 M, k는 1 내지 N)에 대한) I/O 라인 MIO[R:1] 또는 (리던던트 블록(340i,i는 1 내지 S)에 대한) MRIO[R:1]을 인에이블하거나 선택한다. 메모리 어레이(440)는 블록 디코더(322j, j는 1 내지 M, 도 3)로부터의 블록 인에이블 신호 BKEN 또는 리던던트 블록 디코딩 회로(230, 도 2)로부터의 RBKEN[LS:1]에 의해 인에이블된다.
도 5는 본 발명의 실시예에 따르는 도 2에 도시된 테이블 구조(220)를 도시하는 도면이다. 테이블 구조(220)는 테이블(510), 매칭 회로(520) 및 게이팅 회로(530)를 포함한다.
테이블(510) 및 매칭 회로(520)는 CAM(content addressable memory) 또는 연관 메모리(associative memory)의 부분일 수 있다. 테이블(510)은 다수의 엔트리 들(5151 내지 515T)을 포함한다. 각각의 엔트리는 결함 I/O 라인들에 대응한다. 테이블 엔트리들은 DAW(defective address word) 및 RAW(redundant address word)인 2 개의 부분으로 나뉜다. DAW는 결함 I/O 라인에 대한 어드레스이며 RAW는 리던던트 블록의 대체 I/O 라인의 어드레스이다.
DAW는 CAM에 대한 인수 또는 입력일 수 있다. RAW는 인수와 연관된 데이터이다. 입력일 때, 어드레스 정보 ADMEM[L:1]이 인수에 제공되고, CAM 논리 또는 매칭 회로(520)는 입력 ADMEM[L:1]과 매칭하는 인수를 포함하는 엔트리가 있는지를 판정하기 위해 매칭 또는 검색을 수행한다. 매칭하는 인수를 포함하는 엔트리가 없는 경우, 매칭 회로(520)는 MATCH 신호를 부정한다. 반대의 경우, 매칭 회로(520)는 MATCH 신호를 어써팅하고 연관된 RAW가 디코딩 회로(230)에 출력되도록 한다.
DAW는 L 비트를 포함하며 메모리 I/O 라인에 대한 어드레스 필드에 대응하는 5 개의 필드로 구성된다. 이러한 필드들은 LM 비트를 포함하는 평면 어드레스 필드 PL[LM:1], LN 비트를 포함하는 블록 어드레스 필드 BL[LN:1], LP 비트를 포함하는 글로벌 비트 라인 어드레스 필드 GY[LP:1], LQ 비트를 포함하는 로컬 비트 라인 어드레스 필드 LY[LQ:1] 및 LR 비트를 포함하는 I/O 어드레스 필드 IO[LR:1]를 포함한다. 결함 I/O 라인으로 판정된 경우 메모리 장치의 제조 공정에서 테스트 도중에 이러한 필드들의 특정 어드레스 값들이 결정된다. 이러한 비트들은 결함 I/O 라인이 발견된 후에 제조 공정에서 프로그래밍되거나 재구성된다.
RAW는 W 비트를 포함하며, 3 개의 필드로 구성된다. 이 필드들은 LS 비트를 포함하는 리던던트 블록 어드레스 필드 RB[LS:1], 리던던트 I/O 어드레스 필드 RIO[LR:1] 그리고 1 비트를 가지는 USE 필드를 포함한다. RAW의 워드 길이 W는 LS, LR 그리고 1의 합과 동일하다. 리던던트 블록 어드레스 RB[LS:1]는 대체에 이용되는 리던던트 블록을 특정한다. 리던던트 I/O 어드레스 RIO[LR:1]는 대응 DAW의 특정된 결함 I/O 라인을 대체하는데 이용되는 특정된 리던던트 블록의 I/O 라인을 특정한다. USE 비트는 CAM 엔트리가 사용되고 있었다는 것 또는 리던던트 블록이 사용되고 있다는 것을 표시하는데 이용된다. 엔트리가 사용되고 있는 경우에는 어써팅되고, 엔트리가 사용되고 있지 않은 경우에는 부정된다. 또 다른 실시예에서, 리던던트 블록의 수만큼 많은 RAW들이 있을 수 있다. 각각의 RAW는 리던던트 블록에 대응한다. 다른 실시예에서, 동일한 디런던트 블록에 대한 하나 이상의 RAW들이 있을 수 있다.
게이팅 회로(530)는 리던던트 블록 디코딩 회로(230)를 인에이블하기 위해 USE 비트를 MATCH 신호와 게이팅하는데 이용된다.
도 6은 본 발명의 일 실시예에 따르는 도 2에 도시된 리던던트 블록 디코딩 회로(230)를 도시하는 도면이다. 디코딩 회로(230)는 블록 디코더(610) 및 게이팅 회로(620)를 포함한다.
블록 디코더(610)는 테이블(510, 도 5)로부터 생성된 리던던트 어드레스 워드 RAW의 리던던트 블록 어드레스 RB[LS:1]를 디코딩하여 리던던트 블록을 선택한다. 블록 디코더(610)는 LS-S 디코더(615)를 포함한다. LS-S 디코더(615)는 리던 던트 블록 어드레스 RB[LS:1]로부터 LS 비트를 수신하여 S 개 신호 RBKEN_1 내지 RBKEN_S를 생성하여 리던던트 블록을 인에이블한다. 블록 디코더(610)는 테이블 구조(220, 도 5)로부터 생성된 인에이블 신호 REN에 의해 인에이블된다.
게이팅 회로(620)는 리던던트 어드레스 워드 RAW의 리던던트 I/O 어드레스 RIO[LR:1]을 디코딩된 리던던트 블록 어드레스와 게이팅해서 선택된 리던던트 블록의 리던던트 I/O 라인을 선택한다. 게이팅 회로(620)는 OR 게이트(622) 및 AND 게이트(625)를 포함한다. LR 비트에 대해, AND 게이트(625) 같은 LR이 있다. OR 게이트(622)는 디코딩된 출력 중 한 개가 리던던트 블록이 선택되고 있다는 것을 올바르게 표시하고 있는 경우 트루 신호를 어써팅한다. AND 게이트(625)는 선택된 리던던트 블록의 I/O 라인을 선택하기 위해 리던던트 I/O 어드레스 RIO[LR:1]을 통과시켜 리던던트 블록에 가도록 한다.
도 7은 본 발명의 일 실시예에 따르는 리던던트 블록을 재구성하는 프로세스(700)를 도시하는 논리 흐름도이다.
시작 블록 후, 프로세스(700)는 테이블 구조에 저장된 복수의 엔트리 중 각각의 엔트리에서 결함 어드레스 워드(DAW)를 리던던트 어드레스 워드(RAW)와 연관시킨다(블록 710). 블록 710은 결함 I/O 라인을 포함하는 평면에 대응하는 평면 어드레스를 연관시키는 단계, 메모리 블록에 대응하는 블록 어드레스를 연관시키는 단계, 결함 I/O 라인의 글로벌 비트 라인에 대응하는 글로벌 비트 라인 어드레스를 연관시키는 단계, 결함 I/O 라인의 로컬 비트 라인에 대응하는 로컬 비트 라인 어드레스를 연관시키는 단계 및 결함 I/O 라인에 대응하는 I/O 어드레스를 연관시키 는 단계를 포함할 수 있다. 다음으로, 프로세스(700)는 프로세서로부터의 메모리 접근의 어드레스 정보를 매칭한다(블록 720). 메모리 접근은 읽기 접근 또는 쓰기 접근일 수 있다. 그런 다음, 프로세스(700)는 DAW가 매칭되는지를 판정한다(블록 730). 매칭되지 않는 경우. 접근은 결함 I/O 라인에 접근하지 않고, 프로세스(700)는 비결함 I/O 라인을 포함하는 어드레싱된 블록으로의 정상 접근으로 진행된 후 종료된다. 매칭되는 경우, 메모리 접근은 결함 I/O 라인에 접근하고 프로세스(700)는 DAW와 연관된 RAW를 생성한다(블록 750). RAW는 리던던트 블록에 대응한다.
다음으로 프로세스(700)는 결함 I/O 라인을 대체하기 위해 RAW를 디코딩하여 리던던트 I/O 라인을 선택한다(블록 760). 그런 후, 프로세스(700)는 리던던트 I/O 라인을 결함 I/O 라인으로 스위칭한 후(블록 770), 종료된다.
본 발명이 다수의 실시예들의 관점에서 기술되었지만, 당업자는 본 발명이 기술된 실시예들에 한정되지 않고, 청구항의 사상 및 범위 내에서 변형 및 대체가 이루어질 수 있다는 것을 인식할 것이다. 그러므로 지금까지의 설명은 한정의 의미 대신 예시의 의미로 여겨져야 한다.

Claims (20)

  1. 복수의 엔트리 - 상기 각각의 엔트리는 결함 어드레스 워드 및 리던던트 어드레스 워드를 포함하며, 상기 리던던트 어드레스 워드는 리던던트 블록에 대응하고 메모리 장치의 메모리 블록에서의 결함 I/O 라인으로의 메모리 접근에 대한 응답으로 생성됨 - 을 포함하는 테이블 구조; 및
    상기 테이블과 연결되고, 상기 결함 I/O 라인을 대체하기 위해 리던던트 어드레스 워드를 디코딩하여 상기 리던던트 블록의 리던던트 I/O 라인을 선택하는 디코딩 회로
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 테이블 구조는,
    상기 복수의 엔트리를 저장하는 테이블; 및
    상기 테이블에 연결되고, 상기 메모리 접근의 어드레스 정보를 상기 각각의 엔트리의 결함 어드레스 워드와 매칭하며, 상기 어드레스 정보가 상기 결함 어드레스 워드와 매칭되는 경우 인에이블 신호를 상기 디코딩 회로에 제공하는 매칭논리
    를 포함하는, 장치.
  3. 제1항에 있어서,
    상기 결함 어드레스 워드는,
    상기 결함 I/O 라인을 포함하는 평면에 대응하는 평면 어드레스;
    상기 메모리 블록에 대응하는 블록 어드레스;
    상기 결함 I/O 라인의 글로벌 비트 라인에 대응하는 글로벌 비트 라인 어드레스;
    상기 결함 I/O 라인의 로컬 비트 라인에 대응하는 로컬 비트 라인 어드레스; 및
    상기 결함 I/O 라인에 대응하는 I/O 어드레스
    를 포함하는, 장치.
  4. 제1항에 있어서,
    상기 리던던트 어드레스 워드는,
    상기 리던던트 I/O 라인을 포함하는 상기 리던던트 블록에 대응하는 리던던트 블록 어드레스; 및
    상기 리던던트 I/O 라인에 대응하는 리던던트 I/O 어드레스
    를 포함하는, 장치.
  5. 제1항에 있어서,
    상기 리던던트 어드레스 워드는 엔트리가 복구를 위해 사용되었다는 것을 표시하는 USE 비트를 더 포함하는, 장치.
  6. 제4 항에 있어서,
    상기 디코딩 회로는,
    상기 인에이블 신호에 의해 인에이블되고, 상기 리던던트 어드레스 워드의 리던던트 블록 어드레스를 디코딩하여 상기 리던던트 블록을 선택하는 블록 디코더; 및
    상기 블록 디코더에 연결되고, 상기 리던던트 어드레스 워드의 리던던트 I/O 어드레스를 상기 디코딩된 리던던트 블록 어드레스와 게이팅하여 상기 선택된 리던던트 블록의 리던던트 I/O 라인을 선택하는 게이팅 회로
    를 포함하는, 장치.
  7. 제1항에 있어서,
    상기 테이블 구조는 CAM(content addressable memory)인, 장치.
  8. 테이블 구조에 저장된 복수의 엔트리 중 각각의 엔트리에서 결함 어드레스 워드를 리던던트 어드레스 워드와 연관시키는 단계;
    메모리 장치의 메모리 블록의 결함 입출력(I/O) 라인으로의 메모리 접근에 대한 응답으로, 리던던트 블록에 대응하는 리던던트 어드레스 워드를 생성하는 단계; 및
    상기 결함 I/O 라인을 대체하기 위해 디코딩 회로를 이용해 상기 리던던트 어드레스 워드를 디코딩하여 상기 리던던트 블록의 리던던트 I/O 라인을 선택하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 리던던트 어드레스 워드를 생성하는 단계는, 상기 메모리 접근의 어드레스 정보를 상기 각각의 엔트리의 결함 어드레스 워드와 매칭하여, 상기 어드레스 정보가 상기 결함 어드레스 워드와 매칭되는 경우 인에이블 신호를 상기 디코딩 회로로 제공하는 단계를 포함하는, 방법.
  10. 제8항에 있어서,
    상기 결함 어드레스 워드를 연관시키는 단계는,
    상기 결함 I/O 라인을 포함하는 평면에 대응하는 평면 어드레스를 연관시키는 단계;
    상기 메모리 블록에 대응하는 블록 어드레스를 연관시키는 단계;
    상기 결함 I/O 라인의 글로벌 비트 라인에 대응하는 글로벌 비트 라인 어드레스를 연관시키는 단계;
    상기 결함 I/O 라인의 로컬 비트 라인에 대응하는 로컬 비트 라인 어드레스를 연관시키는 단계; 및
    상기 결함 I/O 라인에 대응하는 I/O 어드레스를 연관시키는 단계
    를 포함하는, 방법.
  11. 제8항에 있어서,
    상기 결함 어드레스 워드를 연관시키는 단계는,
    상기 결함 어드레스 워드를 상기 리던던트 I/O 라인을 포함하는 상기 리던던트 블록에 대응하는 리던던트 블록 어드레스와 연관시키는 단계; 및
    상기 결함 어드레스 워드를 상기 리던던트 I/O 라인에 대응하는 리던던트 I/O 어드레스와 연관시키는 단계
    를 포함하는, 방법.
  12. 제8항에 있어서,
    상기 결함 어드레스 워드를 연관시키는 단계는, 상기 결함 어드레스 워드를 엔트리가 복구를 위해 사용되었다는 것을 표시하는 USE 비트와 연관시키는 단계를 더 포함하는, 방법.
  13. 제11항에 있어서,
    상기 리던던트 어드레스 워드를 디코딩하여 상기 리던던트 블록의 리던던트 I/O 라인을 선택하는 단계는,
    상기 리던던트 어드레스 워드의 리던던트 블록 어드레스를 디코딩하여 상기 리던던트 블록을 선택하는 단계; 및
    상기 리던던트 어드레스 워드의 리던던트 I/O 어드레스를 상기 디코딩된 리던던트 블록 어드레스와 게이팅하여 상기 선택된 리던던트 블록의 리던던트 I/O 라인을 선택하는 단계
    를 포함하며,
    상기 블록 디코더는 상기 인에이블 신호에 의해 인에이블된, 방법.
  14. 제8항에 있어서,
    상기 결함 어드레스 워드를 리던던트 어드레스 워드와 연관시키는 단계는,
    CAM(content addressable memory)를 이용하여 상기 테이블 구조를 설계하는 단계를 포함하는, 방법.
  15. 프로세서;
    상기 프로세서에 연결되고, 오디오 인코딩 포맷으로 인코딩된 오디오 데이터를 디코딩하는 오디오 디코더; 및
    상기 프로세서에 연결되고, 메모리 장치를 컨트롤하는 메모리 컨트롤러
    를 포함하며,
    상기 메모리 장치는 재구성가능 메모리 및 재구성가능 복구 회로를 포함하며, 상기 재구성가능 메모리는 복수의 메모리 블록 및 복수의 리던던트 블록을 포함하고, 상기 재구성가능 복구 회로는,
    복수의 엔트리를 포함하는 테이블 구조 - 상기 각각의 엔트리는 결함 어드레 스 워드 및 리던던트 어드레스 워드를 포함하며, 상기 리던던트 어드레스 워드는 상기 복수의 리던던트 블록 중의 리던던트 블록에 대응하고, 상기 프로세서가 상기 복수의 메모리 블록 중의 메모리 블록의 결함 I/O 라인으로 메모리 접근을 하는 것에 대한 응답으로 생성됨 -, 및
    상기 테이블에 연결되고, 상기 결함 I/O 라인을 대체하기 위해 제2 어드레스 워드를 디코딩하여 상기 리던던트 블록의 리던던트 I/O 라인을 선택하는 디코딩 회로
    를 포함하는, 시스템.
  16. 제15항에 있어서,
    상기 테이블 구조는,
    상기 복수의 엔트리를 저장하는 테이블; 및
    상기 메모리 접근의 어드레스 정보를 상기 각각의 엔트리의 결함 어드레스 워드와 매칭하고, 상기 어드레스 정보가 상기 결함 어드레스 워드와 매칭되는 경우 인에이블 신호를 상기 디코딩 회로에 제공하는 매칭논리
    를 포함하는, 시스템.
  17. 제15항에 있어서,
    상기 결함 어드레스 워드는,
    상기 결함 I/O 라인을 포함하는 평면에 대응하는 평면 어드레스;
    상기 메모리 블록에 대응하는 블록 어드레스;
    상기 결함 I/O 라인의 글로벌 비트 라인에 대응하는 글로벌 비트 라인 어드레스;
    상기 결함 I/O 라인의 로컬 비트 라인에 대응하는 로컬 비트 라인 어드레스; 및
    상기 결함 I/O 라인에 대응하는 I/O 어드레스
    를 포함하는, 시스템.
  18. 제15항에 있어서,
    상기 리던던트 어드레스 워드는,
    상기 리던던트 I/O 라인을 포함하는 리던던트 블록에 대응하는 리던던트 블록 어드레스; 및
    상기 리던던트 I/O 라인에 대응하는 리던던트 I/O 어드레스를 포함하는, 시스템.
  19. 제15항에 있어서,
    상기 리던던트 어드레스 워드는 엔트리가 복구를 위해 사용되었다는 것을 표시하는 USE 비트를 더 포함하는, 시스템.
  20. 제18항에 있어서,
    상기 디코딩 회로는,
    상기 인에이블 신호에 의해 인에이블되고, 상기 리던던트 어드레스 워드의 리던던트 블록 어드레스를 디코딩하여 상기 리던던트 블록을 선택하는 블록 디코더; 및
    상기 블록 디코더에 연결되고, 상기 리던던트 어드레스 워드의 리던던트 I/O 어드레스를 상기 디코딩된 리던던트 블록 어드레스와 게이팅하여 상기 선택된 리던던트 블록의 리던던트 I/O 라인을 선택하는 게이팅 회로
    를 포함하는, 시스템.
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