JP4373057B2 - フラッシュメモリ装置用セクター保護回路及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は非揮発性メモリ装置に関するものであって、更に詳細には、セクター保護回路を具備する非揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】
最初の非揮発性メモリは電気的にプログラム可能即ち書込可能なリードオンリメモリ（ＥＰＲＯＭ）であった。これらのメモリにおいては、メモリセルはホットキャリア効果を使用してプログラム可能な即ち書込可能なフローティングゲートトランジスタを有している。ＥＰＲＯＭメモリセルのプログラミングは、制御ゲートとソースとの間に高電位差（約２０Ｖ、この値は所望のプログラミング速度に従って異なる）の存在下においてフローティングゲートトランジスタのドレインとソースとの間に電位差を印加させることを包含している。これらの電位差のうちの最初のものを印加すると、電界を発生し、それはチャンネル内に電子の流れを発生する。これらの電子はチャンネルの原子と衝突し、新たな自由電子を出現させる。これらの電子は非常に高いエネルギ（従って、「ホットキャリア」と呼ばれる）を有している。フローティングゲートトランジスタの制御ゲートとソースとの間における高い電位差は、フローティングゲートと基板との間に強力な電界を発生し、その効果は、これらの電子のうちのあるものがフローティングゲート内に注入され、従ってそのメモリセルを「プログラムした」即ち書込んだ状態として知られる状態とさせる。
【０００３】
メモリセルのプログラミングがフロテーィングゲートトランジスタの制御ゲートとドレインの両方へ電圧を印加させることを必要とする事実は、他のものをプログラミングすることなしに１つの特定のメモリセルをプログラムするために選択トランジスタを使用することの必要性を取除いている。その結果、シリコン面積は比較的小さく且つ大規模集積化を可能とさせる。一方、該メモリのメモリセル全ての消去は、該メモリセルに対して紫外線を照射させることによって実質的に同時的に行われる。
【０００４】
ＥＰＲＯＭメモリセルを個別的に消去することの必要性に対処するために、電気的に消去可能なプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）が開発された。これらのメモリはトンネル効果（即ち、ファウラーノルトハイム効果）によって電気的にプログラム可能であり且つ消去可能である。該メモリセルはそのドレインが選択トランジスタによってビット線へ接続されているフローティングゲートトランジスタを有している。該選択トランジスタのゲートはワード線へ接続している。フローティングゲートトランジスタのゲートはバイアストランジスタによって制御される。通常、フローティングゲートトランジスタのソースは接地等の基準電位へ接続される。これらのフローティングゲートトランジスタは基板とフローティングゲートとの間に酸化物層を有しており、それはトンネル効果によって電荷の転送を可能とさせるために非常に薄いものである。ＥＰＲＯＭと比較してＥＥＰＲＯＭの利点は、他のＥＥＰＲＯＭセルとは独立的に各メモリセルをプログラムすることが可能であり且つ消去することが可能であるという点である。この場合のトレードオフ即ち利益衡量は、より大きなシリコンの表面積が必要とされ、従って、達成される集積度がより低いということである。
【０００５】
第三のタイプのメモリは最近ポピュラーなものとなっている。このタイプのメモリ、即ちフラッシュＥＰＲＯＭは、ＥＰＲＯＭの比較的高い集積度をＥＥＰＲＯＭのプログラミング及び消去の容易性と結合させている。フラッシュメモリセルは、ＥＰＲＯＭセルがプログラムされるのと同一の態様でホットキャリア効果を使用して個別的にプログラムすることが可能である。フラッシュメモリセルは、又、トンネル効果によって電気的に消去することが可能である。フラッシュＥＰＲＯＭメモリのメモリセルは、酸化物層を具備するフローティングゲートトランジスタを有しており、該酸化物層の厚さはＥＥＰＲＯＭフローティングゲートトランジスタの酸化物層の厚さよりも一層大きいが、ＥＰＲＯＭフローティングゲートトランジスタの酸化物層の厚さよりも小さい。従って、フラッシュメモリセルはトンネル効果による消去を行うことが可能である。消去の場合には、フローティングゲートトランジスタの制御ゲートとソースとの間に高度に負の電位差を発生させ、ドレインを高インピーダンス状態に維持し又は接地電位へ接続し、従ってフローティングゲートから電子を除去する傾向の高い電界が形成される。
【０００６】
図１を参照すると、フラッシュＥＰＲＯＭ装置（以後、フラッシュメモリ装置と呼称する）は、典型的に、フラッシュメモリセルを行及び列の形態に配列したフラッシュメモリセルからなる少なくとも１個のアレイＡを有している。アレイＡは、典型的に、ブロックＢに区画化されており、その各々は、更に、セクターＳに分割されている。行デコーダーＲ及び列デコーダーＣを使用して、フラッシュメモリ装置へ印加された外部的に発生されたアドレスの値に基づいて１つの行及び少なくとも１列のメモリセルを選択する。センスアンプＳＡが該列のメモリセルに対応する列線へ結合されて、アドレスされたフラッシュメモリセル内に格納されているデータ値に対応するアドレスされた列線上の電圧レベルを増幅させる。アレイＡ、行及び列デコーダー及びセンスアンプＳＡの特定の実現例は当該技術分野において公知であり且つその詳細な説明は割愛する。
【０００７】
フラッシュメモリ装置を包含する従来の非揮発性メモリ装置は、典型的に、非揮発性メモリ装置における１つ又はそれ以上のセクターがリードオンリであるように何等かのタイプの修正保護即ち修正禁止状態を提供する。１つの従来の実現例においては、フラッシュメモリ装置に対するセクター保護は、該非揮発性メモリ装置外部のソフトウエア及び揮発性回路を使用して行われる。別の従来の実現例においては、セクター保護は、非揮発性回路内のフラッシュメモリ装置内において行われる。この実現例においては、フラッシュメモリ装置は、識別されたセクター内のデータの修正を阻止するためのセクター保護回路を有している。
【０００８】
図１を参照すると、セクター保護回路は、修正保護即ち修正禁止状態とされるべきセクターＳを識別する情報を格納するために、フラッシュメモリ装置の周辺部においてアレイＡに隣接して配設されている非揮発性二次的記憶（格納）要素を有している。コマンドユーザインターフェースＵがユーザが発生したメモリアクセス動作コマンドを受取り且つ該ユーザが発生したコマンドの実行を実行するため及び／又は管理するためにフラッシュメモリ装置内の回路へコマンド情報を送給する。
【０００９】
既存のフラッシュメモリ装置は、更に、該二次的記憶（格納）要素の読取、プログラミング（書込）及び消去を行うためのアクセス回路を有している。制御器が、通常、アレイＡ内のメモリセルのメモリ読取及びメモリ修正動作を管理する。ユーザが要求したメモリ修正動作の管理／制御の前に、該制御器は二次的記憶要素からのセクター保護情報及びコマンドユーザインターフェースＵからのユーザコマンド情報を受取り、且つユーザが要求したメモリ修正動作によって修正されるべきフラッシュメモリセルが修正禁止状態にあるセクターＳ内にあるか否かを決定する。修正されるべきフラッシュメモリセルが修正禁止状態にあるセクターＳ内にあることの肯定的決定がなされると、該制御器は該メモリ修正動作を実施することを阻止する。そうでない場合には、該制御器はユーザが要求したメモリ修正動作を実行するためにフラッシュメモリ装置内の種々のコンポーネント／ブロックを制御する。
【００１０】
フラッシュメモリ装置内に上述したセクター保護回路を有する１つの欠点は、二次的記憶要素によって維持される情報を修正するためにむしろ複雑なアルゴリズムが必要とされるということである。この複雑なアルゴリズムは、既存のフラッシュメモリ装置においてより複雑な回路を使用する結果となる。
【００１１】
前述したことに基づいて、フラッシュメモリ等の非揮発性メモリ装置内にセクター保護をより容易に提供することの必要性が存在している。
【００１２】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、フラッシュメモリ等の非揮発性メモリ装置内においてセクター保護を提供する改良した技術を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の実施例は、従来のフラッシュメモリ装置における欠点を解消しており且つセクター保護を提供するためのより簡単な技術を具備する非揮発性メモリ装置に対する必要性を満足させている。本発明の実施例においては、セクター保護情報が非揮発性メモリセルのコアにおける１組のメモリセル内に維持される。非揮発性メモリセルにおける制御回路が、その組における１個のメモリセルが、アドレスされたセクターが修正保護即ち修正禁止状態にあることを肯定的に判別することにより、アドレスされたセクターにおけるメモリ修正動作を実施することを選択的に阻止する。メモリセルからなるコア内にセクター保護情報を設けることにより、セクター保護情報を包含する１組のメモリセルを読取り且つ修正するために使用される回路は、該メモリセルコアにおけるその他のメモリセルを読取り且つ修正するために使用されるのと同一の回路である。
【００１４】
【発明の実施の形態】
本発明を、本発明の例示的実施例が示されている添付の図面を参照して以下により詳細に説明する。然しながら、本発明は、多くの異なる形態で実現することが可能なものであり且つ本明細書に記載する実施例に制限されるものとして解釈されるべきものではない。むしろ、該実施例は、本明細書の開示が完全なものであり、且つ当業者に対して容易に実施することを可能とするために提供されているものである。
【００１５】
図２を参照すると、本発明の例示的実施例に基づく非揮発性メモリ装置１が示されている。非揮発性メモリ装置１は、事実上、任意のタイプの非揮発性メモリ装置とすることが可能であるが、非揮発性メモリ装置１は説明の便宜上以下においてフラッシュメモリ装置として説明する。
【００１６】
フラッシュメモリ装置１はメモリセル２０からなるコア即ちアレイ２を有している。メモリセル２０からなるアレイ２は、メモリセル２０の行及び列の形態に配列させることが可能である。本発明の例示的実施例によれば、アレイ２はメモリセル２０からなるセクター３０に区画化されている。アレイ２は、図２においては、メモリセル２０からなる６個のセクター３に分割されている状態を示しているが、アレイ２は異なる数のセクター３に分割することが可能であることを理解すべきである。
【００１７】
図２においては、アレイ２は、説明の便宜上比較的少ない数のメモリセル２０が設けられているものとして示されている。理解すべきことであるが、アレイ２は、前述したように、メモリセル２０の行及び列の形態に配列して実質的に全体にメモリセル２０が設けられている。
【００１８】
セクター３内のメモリセル２０の各列におけるメモリセル２０は、個別的な列線５へ接続させることが可能であり、且つセクター３内のメモリセル２０の各行内のメモリセル２０は個別の行線へ接続させることが可能である。列線５は、アレイ２の周辺部へ選択した局所的な列線を与えるためにメインの列線（図２には示していない）へ結合されている局所的な列線とすることが可能である。フラッシュメモリにおいて局所的及びメインの列線を使用することは公知であり、且つその詳細な説明は割愛する。
【００１９】
フラッシュメモリ装置１は、更に、行デコード回路７を有することが可能であり、それは外部的に発生されたアドレスまたはその一部を受取り且つセクター３内のメモリセル２０からなる１つの行を選択及び／又は活性化させる。特に、外部的に発生したアドレスに対応するメモリセル２０からなる行は列線５へ接続されることによって選択及び／又は活性化される。行デコード回路７は、例えば、外部的に発生されたアドレスを受取ることに応答して、該外部的に発生されたアドレスに対応する単一の行線をその行内の各メモリセルを活性化させるために第一電圧レベルへ駆動し、一方その他の行線をその他の行内におけるメモリセル２０を不活性化状態とさせるために別の電圧レベルへ駆動する論理を有することが可能である。行デコード回路７は、当該技術分野において公知の如く、ブール論理ゲートで実現することが可能である。
【００２０】
更に、フラッシュメモリ装置１は、列デコード回路８を有することが可能であり、それは外部的に発生されたアドレスを受取り且つその外部的に発生されたアドレスに対応する１個又はそれ以上の列線５を選択する。列デコード回路８は、例えば、アレイ２内の各列線５へ接続されているマルチプレクス回路として実現することが可能である。
【００２１】
メモリ読取動作期間中、アドレスされたメモリセル２０はそれに対応する列線５ヘ接続される。典型的に、アドレスされたメモリセル２０のそれらの対応する列線５への接続は、列線５を２つ又はそれ以上の電圧レベルのうちの１つとさせる。フラッシュメモリ装置１はセンスアンプ９を有することが可能であり、それはアドレスされたメモリセル２０内に格納されているデータに対応する列線５上の電圧レベルを検知し且つセンスアンプ出力信号をアレイ２外部の回路によってより容易に解釈されるか又はその他の態様で処理される電圧レベルへ駆動する。
【００２２】
フラッシュメモリ装置１はデータ入力／出力（Ｉ／Ｏ）回路１３を有することが可能であり、それは、通常、アドレスされたメモリセル２０をフラッシュメモリ装置１の外部Ｉ／Ｏデータピン１４へ結合させる。図２に示したように、データＩ／Ｏ回路１３はセンスアンプ９へ接続される。
【００２３】
フラッシュメモリ装置１は、又、一般的な意味において、フラッシュメモリ装置１外部の装置とのインターフェースを与えるためのインターフェース回路２２を有することが可能である。インターフェース回路２２は、例えばメモリアクセス動作を実施するためのコマンド／要求等の外部装置からのコマンドを受取り且つそのコマンド情報をフラッシュメモリ装置１内部の回路へ提供する。インターフェース回路２２は、例えば、ユニバーサル又はスタンダードのコマンドセットに従ってメモリアクセス動作を受取り且つ解釈することが可能である。
【００２４】
フラッシュメモリ装置１は制御回路２３を有しており、それは、通常、フラッシュメモリ装置１の種々のコンポーネント（行デコード回路７、列デコード回路８、センスアンプ９、データＩ／Ｏ回路１３等）を制御して要求されたメモリ修正動作を実施する。制御回路２３は、例えば、インターフェース回路２２からコマンド情報を受取り且つそれに応答して要求されたメモリ修正動作の実行の制御／管理を行うことが可能である。
【００２５】
メモリプログラム動作又はメモリ消去動作を実施する場合に、メモリ読取動作を実行するためには通常必要ではない付加的なタスクが必要である。例えば、メモリプログラム動作を実行することは、アドレスされたメモリセルをプログラミングするタスクのみならず、プログラムされたデータ値を検証するためのタスクも包含している。メモリ消去動作は、アドレスされたセクター３内の各メモリセル２０を並列的に消去し、それに続いて各消去したメモリセル２０の内容の逐次的な検証、及び消去したメモリセル２０の所望の組の電流−電圧動作特性を維持するために各消去したメモリセル２０の逐次的な「ソフト」プログラミングを行うためのタスクを包含している。従って、フラッシュメモリ装置１は、メモリ修正動作におけるタスクの全てを実行する場合に行デコード回路７、列デコード回路８、センスアンプ９と共同するためのメモリ修正回路２４を有している。メモリ修正回路２４は信号を受取り且つ制御回路２３によって制御することが可能である。メモリ修正回路２４のアドレス出力は、アドレスカウンタ回路によって発生させ且つ要求されたメモリ修正動作期間中に使用するために行デコード回路７及び列デコード回路８へ印加される。
【００２６】
上述したように、既存のフラッシュメモリ装置におけるセクター保護情報はメモリセルコアとは別個の記憶（格納）要素内に記憶即ち格納される。更に、既存のフラッシュメモリ構成は、記憶要素をプログラミングするためのむしろ複雑な回路を有している。本発明の例示的実施例においては、その代わりに、セクター保護情報がアレイ２のメモリセル２０内に格納される。
【００２７】
特に、セクター３ａにおける１組のメモリセル２０ａは、アレイ２における任意のセクター３に対するセクター保護情報を維持するための専用である。該１組における各メモリセル２０ａは、独特の即ち別個のセクター３に対するセクター保護情報を維持するために専用のものとすることが可能である。例えば、バイレベルフラッシュメモリにおいては、メモリセル２０ａ内に高論理データ値を維持することは、それに対応するセクター３が修正禁止状態にはないことを表わすことが可能であり、且つ低論理データ値はそれに対応するセクター３が修正保護即ち修正禁止状態にあることを表わすことが可能である。マルチレベルフラッシュメモリにおいては、多数のセクター３に対するセクター保護情報を単一のメモリセル２０ａ内に維持することが可能である。
【００２８】
セクター３ａはそれ自身修正保護即ち修正禁止状態とすることが可能であることを理解すべきである。該１組のメモリセル２０ａにおける１個のメモリセル２０ａは、セクター３ａに対するセクター保護情報を供給するために専用のものとすることが可能であり、従って、このようなセクター３ａが修正保護即ち修正禁止状態にあることを表わすことが可能である。セクター３ａはその他のセクター３よりもより小さなものとすることが可能であり、且つ例えば製造コード情報、テスト情報等を包含する一度プログラム可能（ＯＴＰ）なデータを記憶即ち格納するメモリセル２０を有することが可能である。セクター３ａにおけるプログラム／消去用メモリセル２０ａ及び／又は任意のメモリセルは、更に、以下に詳細に説明するように、その他のセクター３におけるプログラム／消去用メモリセル２０においては不必要な付加的なタスクが行われることを必要とする場合がある。
【００２９】
アレイ２内にセクター保護情報を維持することにより、メモリセル２０ａを読取るための同一の回路及びタスクがアレイ２におけるその他のメモリセル２０を読取る場合に使用される。更に、メモリセル２０ａを修正するための同一の回路及びタスクがアレイ２内のその他のメモリセル２０を修正する場合に使用される。その結果、メモリアクセス動作を実行する場合においての回路の量及びフラッシュメモリ装置１内において実施されるタスクの複雑性は減少される。
【００３０】
フラッシュメモリ装置は、フラッシュメモリ装置１の入力制御信号へ結合された入力と出力信号とを持っている高電圧検知回路２５を有することが可能である。高電圧検知回路２５は入力制御信号上に表われる高電圧（即ち、フラッシュメモリ装置１に対する動作用供給電圧より高い電圧）の存在を検知することが可能である。入力制御信号上に表われる高電圧を検知すると、高電圧検知回路２５は、例えば、その出力信号を活性化させることが可能である。高電圧検知回路２５は、以下に説明するように、メモリセル２０ａの内容を修正しようとする試みにおいて付加的なセキュリティを提供することが可能である。然しながら、理解すべきことであるが、メモリセル２０ａの内容を修正する場合に付加的なセキュリティを提供するためのその他の回路を使用することも可能である。
【００３１】
フラッシュメモリ装置１におけるメモリセルに関するメモリ修正（プログラム（書込）又は消去）動作を図３を参照して説明する。初期的に、メモリセル２０ａは、既に、セクター３に関するセクター保護情報を維持しているものと仮定する。フラッシュメモリ装置１がステップ３００においてメモリ修正動作を実施するための要求を受取る。これは、外部供給源から入力制御及びアドレス信号を受取り且つ制御回路２３へメモリ修正動作に関連する情報を供給するインターフェース回路２２を包含する場合がある。次に、制御回路２３が、ステップ３０１において、修正すべきメモリセルを具備する特定のセクター３を表わすことが可能である。制御回路２３は、次いで、ステップ３０２において少なくとも幾つかのメモリセル２０ａ内に格納されているデータを読取り且つその読取ったデータを制御回路２３へ供給するために、行デコード回路７、列デコード回路８、センスアンプ９を制御又は開始させることが可能である。この点において、制御回路２３は、ステップ３０３において、ステップ３０１において表示されたセクター３が、識別されたセクター３に対応するメモリセル２０ａから読取ったデータ値に基づいて、修正保護即ち修正禁止状態にあるか否かを決定する。制御回路２３が、識別されたセクター３が修正保護即ち修正禁止状態にあることを決定する場合には、制御回路２３は要求されたメモリ修正動作の実行を行わせることはない。
【００３２】
制御回路２３が、識別されたセクター３が修正保護即ち修正禁止状態にないものであり且つ修正されるべきメモリセルがメモリセル２０ａ（即ち、セクター保護情報を具備するメモリセル）ではないことを決定する場合には、制御回路２３は、ステップ３０４において、要求されたメモリ修正動作を実行するために、メモリ修正回路２４、行デコード回路７、列デコード回路８、センスアンプ９を制御する。
【００３３】
制御回路２３が、識別されたセクター３が、修正保護即ち修正禁止状態にないが、修正されるべきメモリセルがメモリセル２０ａであることを決定する場合には、制御回路２３は、ステップ３０５において、メモリ修正動作に対する要求を受取った時間のころに高電圧検知回路２５の入力において受取られた入力信号上に表われる高電圧を高電圧検知回路２５が検知したか否かを決定する。高電圧検知回路２５が高電圧信号を検知したことを決定すると、制御回路２３は、ステップ３０５において、メモリ修正回路２４、行デコード回路７、列デコード回路８、センスアンプ９を制御して、ステップ３０４において要求されたメモリ修正動作を実行する。然しながら、高電圧検知回路２５が、メモリ修正動作に対する要求が受取られた時間の頃にその入力信号上に表われる高電圧を検知しなかった場合には、制御回路２３は要求されたメモリ修正動作の実行を行わせることはない。
【００３４】
理解すべきことであるが、上述し且つ図３に示したステップの順番は本発明の例示的実施例にとって臨界的なものではない。むしろ、上述したステップの順番は異なるものとすることが可能であり、尚且つ、本発明の例示的実施例に従ってメモリ修正動作に対する要求に対して適切な応答を提供することが可能である。
【００３５】
理解すべきことであるが、フラッシュメモリ装置１は、非揮発性メモリを必要とする多数の装置のうちのいずれかにおいて使用することが可能である。例えば、フラッシュメモリ装置１は、フラッシュメモリ装置１内に記憶即ち格納されているデータへアクセスする処理ユニット１０２を具備する電子システム１００（図４）内に位置させることが可能である。システム１００は、例えば、コンピュータ及び／又はデータ処理装置、又は無線電話等のテレコミュニケーション装置とすることが可能である。
【００３６】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 既存のフラッシュメモリ装置を示した概略ブロック図。
【図２】 本発明の例示的実施例に基づく非揮発性メモリ装置を示した概略ブロック図。
【図３】 図２の非揮発性メモリ装置の動作を例示したフローチャート。
【図４】 図１の非揮発性メモリ装置を具備する電子装置を示した概略ブロック図。
【符号の説明】
１ フラッシュメモリ装置
２ コア（アレイ）
３ セクター
５ 列線
７ 行デコード回路
８ 列デコード回路
９ センスアンプ
１３ データ入力／出力（Ｉ／Ｏ）回路
１４ Ｉ／Ｏデータピン
２０ メモリセル
２２ インターフェース回路
２５ 高電圧検知回路

Claims (28)

1. 非揮発性メモリ装置において、
   行及び列に配列されており且つ複数個のセクターのメモリセルに区画化されているメモリセルからなるアレイであって、第一セクター内のメモリセルが少なくとも１つの他のセクターが修正禁止状態にあることを表わすアレイ、
   外部的に発生されたアドレスを受取り且つそれに対応してメモリセルの１つの行及び少なくとも１つの列を選択するアドレスデコード回路、
   前記アドレスデコード回路及び前記メモリセルからなるアレイへ結合されており、前記第一セクターにおける少なくとも１個のメモリセルが前記少なくとも１つの他のセクターが修正禁止状態にあることを表わすことの肯定的決定により前記少なくとも１つの他のセクターにおけるメモリセルに関しての要求されたメモリ修正操作の実行を選択的に阻止する制御回路、
   を有しており、
   前記第一セクターにおける１組のメモリセルが実質的に任意のセクターのメモリセルが修正禁止状態にあることを表わすことが可能であり、
   前記１組のメモリセルにおけるメモリセルに関する第二の要求されたメモリ修正動作が前記非揮発性メモリ装置により受取られると、前記制御回路は、前記非揮発性メモリ装置が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を選択的に阻止する、
   ことを特徴とする非揮発性メモリ装置。
2. 請求項１において、前記１組のメモリセルにおける各メモリセルが、独特のセクターのメモリセルが修正禁止状態にあるか否かを表わすための専用であることを特徴とする非揮発性メモリ装置。
3. 請求項１において、前記１組のメモリセルにおける１個のメモリセルが、前記第一セクターのメモリセルが修正禁止状態にあるか否かを表わすための専用であることを特徴とする非揮発性メモリ装置。
4. 請求項１において、前記制御回路が、前記第一セクターにおける前記少なくとも１個のメモリセルが前記少なくとも１つの他のセクターのメモリセルが修正可能であることの肯定的決定により前記少なくとも１つの他のセクターにおけるメモリセルに関しての要求されたメモリ修正操作の実行を選択的に制御することを特徴とする非揮発性メモリ装置。
5. 請求項２において、前記制御回路が、前記少なくとも１つの他のセクターのメモリセルにおけるメモリセルに関する要求されたメモリ読取動作の実行を制御する場合に使用したのと同一のシーケンスの内部的に実行された動作を使用して前記第一セクターのメモリセルにおける少なくとも１個のメモリセルに関する要求されたメモリ読取動作の実行を選択的に制御することを特徴とする非揮発性メモリ装置。
6. 請求項１において、
   前記少なくとも１つの他のセクターにおけるメモリセルに関する要求されたメモリ修正動作を受取ると、前記制御回路が、
   前記少なくとも１つのメモリセル内に格納されている少なくとも１つのデータ値を獲得するために前記第一セクターのメモリセル内の少なくとも１つのメモリセルへアクセスし、且つ
   前記少なくとも１つのデータ値が前記少なくとも１つの他のセクターが修正禁止状態であるか否かを決定する、
   ために前記非揮発性メモリ装置を制御することを特徴とする非揮発性メモリ装置。
7. 請求項１において、前記制御回路が、高電圧信号の受取りを検知する高電圧検知回路を有していることを特徴とする非揮発性メモリ装置。
8. 請求項１において、
   前記１組のメモリセルにおけるメモリセルに関しての第二の要求されたメモリ修正動作を前記非揮発性メモリ装置が受取ると、前記制御回路が、前記非揮発性メモリ装置が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を制御する、
   ことを特徴とする非揮発性メモリ装置。
9. 請求項１において、前記非揮発性メモリ装置が内部に処理ユニットを具備している電子装置内に配設されていることを特徴とする非揮発性メモリ装置。
10. 請求項１において、
    前記非揮発性メモリ装置は、更に、前記アレイ及び前記アドレスデコード回路へ結合されており且つ前記制御回路によって制御されるメモリ修正回路であって、前記アレイ内のメモリセルに関するメモリ修正動作を実施するために前記アドレスデコード回路及び前記制御回路と共同するメモリ修正回路を有しており、前記メモリ修正動作は前記１組のメモリセルの中にはないメモリセルに関して実施されるメモリ修正動作において使用されるのと同一のメモリ修正回路を使用して該１組のメモリセルに関して実施される、
    ことを特徴とする非揮発性メモリ装置。
11. 請求項１において、前記非揮発性メモリ装置がフラッシュメモリ装置であることを特徴とする非揮発性メモリ装置。
12. 複数個のセクターに区画化されているメモリセルからなるアレイを具備する非揮発性メモリ装置におけるメモリセルにおいてメモリ修正動作を実施する方法において、
    第一セクターにおいてメモリ修正動作を実施するための要求を受取り、
    前記アレイ内の少なくとも１個のメモリセルをサーチし且つ前記少なくとも１個のメモリセルが前記第一セクターが修正禁止状態にあることを表わすか否かを決定し、
    前記少なくとも１個のメモリセルが、前記第一セクターが修正禁止状態にあることを表わすことの肯定的決定により、前記メモリ修正動作が発生することを阻止し、
    前記第一セクターにおける１組のメモリセルが実質的に任意のセクターのメモリセルが修正禁止状態にあることを表わすことが可能であり、
    前記１組のメモリセルにおけるメモリセルに関する第二の要求されたメモリ修正動作が前記非揮発性メモリ装置により受取られると、前記制御回路は、前記非揮発性メモリ装置が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を選択的に阻止する、
    ことを特徴とする方法。
13. 請求項１２において、更に、
    初期的に、前記少なくとも１個のメモリセル内に、前記少なくとも１個のメモリセルが前記第一セクターが修正禁止状態にあることを表わすか否かを表わすデータ値を格納する、
    ことを特徴とする方法。
14. 請求項１２において、更に、
    初期的に、前記非揮発性メモリ装置におけるセクターのうちのいずれかが修正禁止状態にあるか否かを表わすデータ値を前記少なくとも１個のメモリセルを包含する複数個の第一メモリセル内に維持する、
    ことを特徴とする方法。
15. 請求項１２において、更に、
    前記少なくとも１個のメモリセルが、前記第一セクターが修正禁止状態にないことを表わす肯定的決定により、前記メモリ修正動作を実行する、
    ことを特徴とする方法。
16. 請求項１２において、前記少なくとも１個のメモリセルが前記第一セクター内にあることを特徴とする方法。
17. 請求項１２において、
    前記第一セクターが前記少なくとも１個のメモリセルを包含しており、従って前記少なくとも１個のメモリセルが前記メモリ修正動作によって修正のために要求され、
    本方法が、更に、
    前記非揮発性メモリ装置が前記メモリ修正動作を実施するために前記要求と関連する高電圧信号を受取ったか否かを決定し、且つ
    前記非揮発性メモリ装置が前記メモリ修正動作を実施するための要求と関連する高電圧信号を受取ったことの肯定的決定により且つ前記少なくとも１個のメモリセルが前記第一セクターが修正禁止状態にないことを表わすことの肯定的決定により、前記要求されたメモリ修正動作を実行する、
    ことを包含していることを特徴とする方法。
18. 請求項１２において、
    前記第一セクターが前記少なくとも１個のメモリセルを包含しており、従って前記少なくとも１個のメモリセルが前記メモリ修正動作により修正のために要求され、且つ
    本方法が、更に、
    前記非揮発性メモリ装置が前記メモリ修正動作を実施するための前記要求と関連する高電圧信号を受取ったか否かを決定し、且つ
    前記阻止することが、前記非揮発性メモリ装置が前記メモリ修正動作を実施するための前記要求と関連する高電圧信号を受取らなかったことの決定により前記メモリ修正動作が発生することを阻止する、
    ことを包含していることを特徴とする方法。
19. 集積回路において、
    非揮発性メモリ装置を有しており、前記非揮発性メモリ装置は、
    セクターに区画化されている非揮発性メモリセルからなるアレイであって、第一セクター内の少なくとも幾つかのメモリセルがいずれかのセクターが修正禁止状態にあるか否かを表わすデータを維持しているアレイ、
    前記第一セクターにおける前記少なくとも幾つかのメモリセル内に維持されているデータ値に基づいてアドレスされたセクターにおけるメモリ修正動作が発生することを選択的に阻止する制御回路、
    を有しており、
    前記第一セクターにおける１組のメモリセルが実質的に任意のセクターのメモリセルが修正禁止状態にあることを表わすことが可能であり、
    前記１組のメモリセルにおけるメモリセルに関する第二の要求されたメモリ修正動作が前記非揮発性メモリ装置により受取られると、前記制御回路は、前記非揮発性メモリ装置が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を選択的に阻止する、
    ことを特徴とする集積回路。
20. 請求項１９において、前記１組のメモリセルにおける各メモリセルが、独特のセクターのメモリセルが修正禁止状態にあるか否かを表わすための専用であることを特徴とする集積回路。
21. 請求項１９において、前記１組のメモリセルにおける１個のメモリセルが、前記第一セクターのメモリセルが修正禁止状態にあるか否かを表わすための専用であることを特徴とする集積回路。
22. 請求項１９において、前記制御回路が、前記第一セクターにおける前記少なくとも１個のメモリセルが前記少なくとも１つの他のセクターのメモリセルが修正可能であることを表わすことの肯定的決定により前記少なくとも１つの他のセクターにおけるメモリセルに関する要求されたメモリ修正動作の実行を選択的に制御することを特徴とする集積回路。
23. 請求項１９において、前記制御回路が、前記少なくとも１つの他のセクターのメモリセルにおけるメモリセルに関する要求されたメモリ読取動作の実行を制御する場合に使用したのと同一のシーケンスの内部的に実行された動作を使用して前記第一セクターのメモリセルにおける前記少なくとも１個のメモリセルに関する要求されたメモリ読取動作の実行を選択的に制御することを特徴とする集積回路。
24. 請求項１９において、
    前記少なくとも１つの他のセクターにおけるメモリセルに関する要求されたメモリ修正動作を受取ると、前記制御回路は、
    前記少なくとも１個のメモリセル内に格納されている少なくとも１個のデータ値を獲得するために前記第一セクターのメモリセルにおける前記少なくとも１個のメモリセルへアクセスし、且つ
    前記少なくとも１つのデータ値が、前記少なくとも１つの他のセクターが修正禁止状態にあることを表わすか否かを決定する、
    ために前記集積回路を制御することを特徴とする集積回路。
25. 請求項１９において、
    前記第一セクターにおける１組のメモリセルが、実質的に任意のセクターのメモリセルが修正禁止状態にあることを表わすことが可能であり、
    前記１組のメモリセルにおけるメモリセルに関する第二の要求されたメモリ修正動作を前記集積回路が受取ると、前記制御回路が、前記集積回路が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を選択的に阻止する、
    ことを特徴とする集積回路。
26. 請求項２５において、前記制御回路が、高電圧信号の受取りを検知するための高電圧検知回路を有していることを特徴とする集積回路。
27. 請求項１９において、
    前記１組のメモリセルにおけるメモリセルに関する第二の要求されたメモリ修正動作を前記集積回路が受取ると、前記制御回路が、前記集積回路が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を制御する、
    ことを特徴とする集積回路。
28. 電子装置において、
    処理ユニット、
    前記処理ユニットへ結合されている非揮発性メモリ装置、
    を有しており、前記非揮発性メモリ装置が、
    セクターに区画化されている非揮発性メモリセルからなるアレイであって、第一セクター内の少なくとも幾つかのメモリセルが任意のセクターが修正禁止状態にあるか否かを表わすデータを維持しているアレイ、及び
    前記第一セクターにおける少なくとも幾つかのメモリセル内に維持されているデータ値に基づいてアドレスされたセクターにおけるメモリ修正動作が発生することを選択的に阻止する制御回路、
    を有しており、
    前記第一セクターにおける１組のメモリセルが実質的に任意のセクターのメモリセルが修正禁止状態にあることを表わすことが可能であり、
    前記１組のメモリセルにおけるメモリセルに関する第二の要求されたメモリ修正動作が前記非揮発性メモリ装置により受取られると、前記制御回路は、前記非揮発性メモリ装置が高電圧信号を受取ったか否かを決定し、且つその決定に基づいて前記第二の要求されたメモリ修正動作の実行を選択的に阻止する、
    ことを特徴とする電子装置。

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