JP2003132690A - フラッシュメモリ装置用セクター保護回路及び方法 - Google Patents
フラッシュメモリ装置用セクター保護回路及び方法Info
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-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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-
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
(57)【要約】
【課題】 セクター保護回路を具備する非揮発性メモリ
装置を提供する。 【解決手段】 本発明によれば、非揮発性メモリ装置に
おける非揮発性メモリセルのセクターに対してセクター
保護を提供する方法及び回路が提供される。本回路は、
非揮発性メモリ装置におけるメモリセルからなるコア内
にセクター保護情報を維持する。このように、セクター
保護情報を維持するメモリセルコア内のメモリセルの読
取及び修正を行うために使用される回路及び／又はアル
ゴリズムは該コア内のその他のメモリセルの読取及び修
正のために使用されるものと同一である。
装置を提供する。 【解決手段】 本発明によれば、非揮発性メモリ装置に
おける非揮発性メモリセルのセクターに対してセクター
保護を提供する方法及び回路が提供される。本回路は、
非揮発性メモリ装置におけるメモリセルからなるコア内
にセクター保護情報を維持する。このように、セクター
保護情報を維持するメモリセルコア内のメモリセルの読
取及び修正を行うために使用される回路及び／又はアル
ゴリズムは該コア内のその他のメモリセルの読取及び修
正のために使用されるものと同一である。
Description
【０００１】
【発明の属する技術分野】本発明は非揮発性メモリ装置
に関するものであって、更に詳細には、セクター保護回
路を具備する非揮発性メモリ装置に関するものである。
に関するものであって、更に詳細には、セクター保護回
路を具備する非揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】最初の非揮発性メモリは電気的にプログ
ラム可能即ち書込可能なリードオンリメモリ（ＥＰＲＯ
Ｍ）であった。これらのメモリにおいては、メモリセル
はホットキャリア効果を使用してプログラム可能な即ち
書込可能なフローティングゲートトランジスタを有して
いる。ＥＰＲＯＭメモリセルのプログラミングは、制御
ゲートとソースとの間に高電位差（約２０Ｖ、この値は
所望のプログラミング速度に従って異なる）の存在下に
おいてフローティングゲートトランジスタのドレインと
ソースとの間に電位差を印加させることを包含してい
る。これらの電位差のうちの最初のものを印加すると、
電界を発生し、それはチャンネル内に電子の流れを発生
する。これらの電子はチャンネルの原子と衝突し、新た
な自由電子を出現させる。これらの電子は非常に高いエ
ネルギ（従って、「ホットキャリア」と呼ばれる）を有
している。フローティングゲートトランジスタの制御ゲ
ートとソースとの間における高い電位差は、フローティ
ングゲートと基板との間に強力な電界を発生し、その効
果は、これらの電子のうちのあるものがフローティング
ゲート内に注入され、従ってそのメモリセルを「プログ
ラムした」即ち書込んだ状態として知られる状態とさせ
る。
ラム可能即ち書込可能なリードオンリメモリ（ＥＰＲＯ
Ｍ）であった。これらのメモリにおいては、メモリセル
はホットキャリア効果を使用してプログラム可能な即ち
書込可能なフローティングゲートトランジスタを有して
いる。ＥＰＲＯＭメモリセルのプログラミングは、制御
ゲートとソースとの間に高電位差（約２０Ｖ、この値は
所望のプログラミング速度に従って異なる）の存在下に
おいてフローティングゲートトランジスタのドレインと
ソースとの間に電位差を印加させることを包含してい
る。これらの電位差のうちの最初のものを印加すると、
電界を発生し、それはチャンネル内に電子の流れを発生
する。これらの電子はチャンネルの原子と衝突し、新た
な自由電子を出現させる。これらの電子は非常に高いエ
ネルギ（従って、「ホットキャリア」と呼ばれる）を有
している。フローティングゲートトランジスタの制御ゲ
ートとソースとの間における高い電位差は、フローティ
ングゲートと基板との間に強力な電界を発生し、その効
果は、これらの電子のうちのあるものがフローティング
ゲート内に注入され、従ってそのメモリセルを「プログ
ラムした」即ち書込んだ状態として知られる状態とさせ
る。
【０００３】メモリセルのプログラミングがフロテーィ
ングゲートトランジスタの制御ゲートとドレインの両方
へ電圧を印加させることを必要とする事実は、他のもの
をプログラミングすることなしに１つの特定のメモリセ
ルをプログラムするために選択トランジスタを使用する
ことの必要性を取除いている。その結果、シリコン面積
は比較的小さく且つ大規模集積化を可能とさせる。一
方、該メモリのメモリセル全ての消去は、該メモリセル
に対して紫外線を照射させることによって実質的に同時
的に行われる。
ングゲートトランジスタの制御ゲートとドレインの両方
へ電圧を印加させることを必要とする事実は、他のもの
をプログラミングすることなしに１つの特定のメモリセ
ルをプログラムするために選択トランジスタを使用する
ことの必要性を取除いている。その結果、シリコン面積
は比較的小さく且つ大規模集積化を可能とさせる。一
方、該メモリのメモリセル全ての消去は、該メモリセル
に対して紫外線を照射させることによって実質的に同時
的に行われる。
【０００４】ＥＰＲＯＭメモリセルを個別的に消去する
ことの必要性に対処するために、電気的に消去可能なプ
ログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）が
開発された。これらのメモリはトンネル効果（即ち、フ
ァウラーノルトハイム効果）によって電気的にプログラ
ム可能であり且つ消去可能である。該メモリセルはその
ドレインが選択トランジスタによってビット線へ接続さ
れているフローティングゲートトランジスタを有してい
る。該選択トランジスタのゲートはワード線へ接続して
いる。フローティングゲートトランジスタのゲートはバ
イアストランジスタによって制御される。通常、フロー
ティングゲートトランジスタのソースは接地等の基準電
位へ接続される。これらのフローティングゲートトラン
ジスタは基板とフローティングゲートとの間に酸化物層
を有しており、それはトンネル効果によって電荷の転送
を可能とさせるために非常に薄いものである。ＥＰＲＯ
Ｍと比較してＥＥＰＲＯＭの利点は、他のＥＥＰＲＯＭ
セルとは独立的に各メモリセルをプログラムすることが
可能であり且つ消去することが可能であるという点であ
る。この場合のトレードオフ即ち利益衡量は、より大き
なシリコンの表面積が必要とされ、従って、達成される
集積度がより低いということである。
ことの必要性に対処するために、電気的に消去可能なプ
ログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）が
開発された。これらのメモリはトンネル効果（即ち、フ
ァウラーノルトハイム効果）によって電気的にプログラ
ム可能であり且つ消去可能である。該メモリセルはその
ドレインが選択トランジスタによってビット線へ接続さ
れているフローティングゲートトランジスタを有してい
る。該選択トランジスタのゲートはワード線へ接続して
いる。フローティングゲートトランジスタのゲートはバ
イアストランジスタによって制御される。通常、フロー
ティングゲートトランジスタのソースは接地等の基準電
位へ接続される。これらのフローティングゲートトラン
ジスタは基板とフローティングゲートとの間に酸化物層
を有しており、それはトンネル効果によって電荷の転送
を可能とさせるために非常に薄いものである。ＥＰＲＯ
Ｍと比較してＥＥＰＲＯＭの利点は、他のＥＥＰＲＯＭ
セルとは独立的に各メモリセルをプログラムすることが
可能であり且つ消去することが可能であるという点であ
る。この場合のトレードオフ即ち利益衡量は、より大き
なシリコンの表面積が必要とされ、従って、達成される
集積度がより低いということである。
【０００５】第三のタイプのメモリは最近ポピュラーな
ものとなっている。このタイプのメモリ、即ちフラッシ
ュＥＰＲＯＭは、ＥＰＲＯＭの比較的高い集積度をＥＥ
ＰＲＯＭのプログラミング及び消去の容易性と結合させ
ている。フラッシュメモリセルは、ＥＰＲＯＭセルがプ
ログラムされるのと同一の態様でホットキャリア効果を
使用して個別的にプログラムすることが可能である。フ
ラッシュメモリセルは、又、トンネル効果によって電気
的に消去することが可能である。フラッシュＥＰＲＯＭ
メモリのメモリセルは、酸化物層を具備するフローティ
ングゲートトランジスタを有しており、該酸化物層の厚
さはＥＥＰＲＯＭフローティングゲートトランジスタの
酸化物層の厚さよりも一層大きいが、ＥＰＲＯＭフロー
ティングゲートトランジスタの酸化物層の厚さよりも小
さい。従って、フラッシュメモリセルはトンネル効果に
よる消去を行うことが可能である。消去の場合には、フ
ローティングゲートトランジスタの制御ゲートとソース
との間に高度に負の電位差を発生させ、ドレインを高イ
ンピーダンス状態に維持し又は接地電位へ接続し、従っ
てフローティングゲートから電子を除去する傾向の高い
電界が形成される。
ものとなっている。このタイプのメモリ、即ちフラッシ
ュＥＰＲＯＭは、ＥＰＲＯＭの比較的高い集積度をＥＥ
ＰＲＯＭのプログラミング及び消去の容易性と結合させ
ている。フラッシュメモリセルは、ＥＰＲＯＭセルがプ
ログラムされるのと同一の態様でホットキャリア効果を
使用して個別的にプログラムすることが可能である。フ
ラッシュメモリセルは、又、トンネル効果によって電気
的に消去することが可能である。フラッシュＥＰＲＯＭ
メモリのメモリセルは、酸化物層を具備するフローティ
ングゲートトランジスタを有しており、該酸化物層の厚
さはＥＥＰＲＯＭフローティングゲートトランジスタの
酸化物層の厚さよりも一層大きいが、ＥＰＲＯＭフロー
ティングゲートトランジスタの酸化物層の厚さよりも小
さい。従って、フラッシュメモリセルはトンネル効果に
よる消去を行うことが可能である。消去の場合には、フ
ローティングゲートトランジスタの制御ゲートとソース
との間に高度に負の電位差を発生させ、ドレインを高イ
ンピーダンス状態に維持し又は接地電位へ接続し、従っ
てフローティングゲートから電子を除去する傾向の高い
電界が形成される。
【０００６】図１を参照すると、フラッシュＥＰＲＯＭ
装置（以後、フラッシュメモリ装置と呼称する）は、典
型的に、フラッシュメモリセルを行及び列の形態に配列
したフラッシュメモリセルからなる少なくとも１個のア
レイＡを有している。アレイＡは、典型的に、ブロック
Ｂに区画化されており、その各々は、更に、セクターＳ
に分割されている。行デコーダーＲ及び列デコーダーＣ
を使用して、フラッシュメモリ装置へ印加された外部的
に発生されたアドレスの値に基づいて１つの行及び少な
くとも１列のメモリセルを選択する。センスアンプＳＡ
が該列のメモリセルに対応する列線へ結合されて、アド
レスされたフラッシュメモリセル内に格納されているデ
ータ値に対応するアドレスされた列線上の電圧レベルを
増幅させる。アレイＡ、行及び列デコーダー及びセンス
アンプＳＡの特定の実現例は当該技術分野において公知
であり且つその詳細な説明は割愛する。
装置（以後、フラッシュメモリ装置と呼称する）は、典
型的に、フラッシュメモリセルを行及び列の形態に配列
したフラッシュメモリセルからなる少なくとも１個のア
レイＡを有している。アレイＡは、典型的に、ブロック
Ｂに区画化されており、その各々は、更に、セクターＳ
に分割されている。行デコーダーＲ及び列デコーダーＣ
を使用して、フラッシュメモリ装置へ印加された外部的
に発生されたアドレスの値に基づいて１つの行及び少な
くとも１列のメモリセルを選択する。センスアンプＳＡ
が該列のメモリセルに対応する列線へ結合されて、アド
レスされたフラッシュメモリセル内に格納されているデ
ータ値に対応するアドレスされた列線上の電圧レベルを
増幅させる。アレイＡ、行及び列デコーダー及びセンス
アンプＳＡの特定の実現例は当該技術分野において公知
であり且つその詳細な説明は割愛する。
【０００７】フラッシュメモリ装置を包含する従来の非
揮発性メモリ装置は、典型的に、非揮発性メモリ装置に
おける１つ又はそれ以上のセクターがリードオンリであ
るように何等かのタイプの修正保護即ち修正禁止状態を
提供する。１つの従来の実現例においては、フラッシュ
メモリ装置に対するセクター保護は、該非揮発性メモリ
装置外部のソフトウエア及び揮発性回路を使用して行わ
れる。別の従来の実現例においては、セクター保護は、
非揮発性回路内のフラッシュメモリ装置内において行わ
れる。この実現例においては、フラッシュメモリ装置
は、識別されたセクター内のデータの修正を阻止するた
めのセクター保護回路を有している。
揮発性メモリ装置は、典型的に、非揮発性メモリ装置に
おける１つ又はそれ以上のセクターがリードオンリであ
るように何等かのタイプの修正保護即ち修正禁止状態を
提供する。１つの従来の実現例においては、フラッシュ
メモリ装置に対するセクター保護は、該非揮発性メモリ
装置外部のソフトウエア及び揮発性回路を使用して行わ
れる。別の従来の実現例においては、セクター保護は、
非揮発性回路内のフラッシュメモリ装置内において行わ
れる。この実現例においては、フラッシュメモリ装置
は、識別されたセクター内のデータの修正を阻止するた
めのセクター保護回路を有している。
【０００８】図１を参照すると、セクター保護回路は、
修正保護即ち修正禁止状態とされるべきセクターＳを識
別する情報を格納するために、フラッシュメモリ装置の
周辺部においてアレイＡに隣接して配設されている非揮
発性二次的記憶（格納）要素を有している。コマンドユ
ーザインターフェースＵがユーザが発生したメモリアク
セス動作コマンドを受取り且つ該ユーザが発生したコマ
ンドの実行を実行するため及び／又は管理するためにフ
ラッシュメモリ装置内の回路へコマンド情報を送給す
る。
修正保護即ち修正禁止状態とされるべきセクターＳを識
別する情報を格納するために、フラッシュメモリ装置の
周辺部においてアレイＡに隣接して配設されている非揮
発性二次的記憶（格納）要素を有している。コマンドユ
ーザインターフェースＵがユーザが発生したメモリアク
セス動作コマンドを受取り且つ該ユーザが発生したコマ
ンドの実行を実行するため及び／又は管理するためにフ
ラッシュメモリ装置内の回路へコマンド情報を送給す
る。
【０００９】既存のフラッシュメモリ装置は、更に、該
二次的記憶（格納）要素の読取、プログラミング（書
込）及び消去を行うためのアクセス回路を有している。
制御器が、通常、アレイＡ内のメモリセルのメモリ読取
及びメモリ修正動作を管理する。ユーザが要求したメモ
リ修正動作の管理／制御の前に、該制御器は二次的記憶
要素からのセクター保護情報及びコマンドユーザインタ
ーフェースＵからのユーザコマンド情報を受取り、且つ
ユーザが要求したメモリ修正動作によって修正されるべ
きフラッシュメモリセルが修正禁止状態にあるセクター
Ｓ内にあるか否かを決定する。修正されるべきフラッシ
ュメモリセルが修正禁止状態にあるセクターＳ内にある
ことの肯定的決定がなされると、該制御器は該メモリ修
正動作を実施することを阻止する。そうでない場合に
は、該制御器はユーザが要求したメモリ修正動作を実行
するためにフラッシュメモリ装置内の種々のコンポーネ
ント／ブロックを制御する。
二次的記憶（格納）要素の読取、プログラミング（書
込）及び消去を行うためのアクセス回路を有している。
制御器が、通常、アレイＡ内のメモリセルのメモリ読取
及びメモリ修正動作を管理する。ユーザが要求したメモ
リ修正動作の管理／制御の前に、該制御器は二次的記憶
要素からのセクター保護情報及びコマンドユーザインタ
ーフェースＵからのユーザコマンド情報を受取り、且つ
ユーザが要求したメモリ修正動作によって修正されるべ
きフラッシュメモリセルが修正禁止状態にあるセクター
Ｓ内にあるか否かを決定する。修正されるべきフラッシ
ュメモリセルが修正禁止状態にあるセクターＳ内にある
ことの肯定的決定がなされると、該制御器は該メモリ修
正動作を実施することを阻止する。そうでない場合に
は、該制御器はユーザが要求したメモリ修正動作を実行
するためにフラッシュメモリ装置内の種々のコンポーネ
ント／ブロックを制御する。
【００１０】フラッシュメモリ装置内に上述したセクタ
ー保護回路を有する１つの欠点は、二次的記憶要素によ
って維持される情報を修正するためにむしろ複雑なアル
ゴリズムが必要とされるということである。この複雑な
アルゴリズムは、既存のフラッシュメモリ装置において
より複雑な回路を使用する結果となる。
ー保護回路を有する１つの欠点は、二次的記憶要素によ
って維持される情報を修正するためにむしろ複雑なアル
ゴリズムが必要とされるということである。この複雑な
アルゴリズムは、既存のフラッシュメモリ装置において
より複雑な回路を使用する結果となる。
【００１１】前述したことに基づいて、フラッシュメモ
リ等の非揮発性メモリ装置内にセクター保護をより容易
に提供することの必要性が存在している。
リ等の非揮発性メモリ装置内にセクター保護をより容易
に提供することの必要性が存在している。
【００１２】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、フラッシュメモリ等の非揮発性メモリ装置
内においてセクター保護を提供する改良した技術を提供
することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、フラッシュメモリ等の非揮発性メモリ装置
内においてセクター保護を提供する改良した技術を提供
することを目的とする。
【００１３】
【課題を解決するための手段】本発明の実施例は、従来
のフラッシュメモリ装置における欠点を解消しており且
つセクター保護を提供するためのより簡単な技術を具備
する非揮発性メモリ装置に対する必要性を満足させてい
る。本発明の実施例においては、セクター保護情報が非
揮発性メモリセルのコアにおける１組のメモリセル内に
維持される。非揮発性メモリセルにおける制御回路が、
その組における１個のメモリセルが、アドレスされたセ
クターが修正保護即ち修正禁止状態にあることを肯定的
に判別することにより、アドレスされたセクターにおけ
るメモリ修正動作を実施することを選択的に阻止する。
メモリセルからなるコア内にセクター保護情報を設ける
ことにより、セクター保護情報を包含する１組のメモリ
セルを読取り且つ修正するために使用される回路は、該
メモリセルコアにおけるその他のメモリセルを読取り且
つ修正するために使用されるのと同一の回路である。
のフラッシュメモリ装置における欠点を解消しており且
つセクター保護を提供するためのより簡単な技術を具備
する非揮発性メモリ装置に対する必要性を満足させてい
る。本発明の実施例においては、セクター保護情報が非
揮発性メモリセルのコアにおける１組のメモリセル内に
維持される。非揮発性メモリセルにおける制御回路が、
その組における１個のメモリセルが、アドレスされたセ
クターが修正保護即ち修正禁止状態にあることを肯定的
に判別することにより、アドレスされたセクターにおけ
るメモリ修正動作を実施することを選択的に阻止する。
メモリセルからなるコア内にセクター保護情報を設ける
ことにより、セクター保護情報を包含する１組のメモリ
セルを読取り且つ修正するために使用される回路は、該
メモリセルコアにおけるその他のメモリセルを読取り且
つ修正するために使用されるのと同一の回路である。
【００１４】
【発明の実施の形態】本発明を、本発明の例示的実施例
が示されている添付の図面を参照して以下により詳細に
説明する。然しながら、本発明は、多くの異なる形態で
実現することが可能なものであり且つ本明細書に記載す
る実施例に制限されるものとして解釈されるべきもので
はない。むしろ、該実施例は、本明細書の開示が完全な
ものであり、且つ当業者に対して容易に実施することを
可能とするために提供されているものである。
が示されている添付の図面を参照して以下により詳細に
説明する。然しながら、本発明は、多くの異なる形態で
実現することが可能なものであり且つ本明細書に記載す
る実施例に制限されるものとして解釈されるべきもので
はない。むしろ、該実施例は、本明細書の開示が完全な
ものであり、且つ当業者に対して容易に実施することを
可能とするために提供されているものである。
【００１５】図２を参照すると、本発明の例示的実施例
に基づく非揮発性メモリ装置１が示されている。非揮発
性メモリ装置１は、事実上、任意のタイプの非揮発性メ
モリ装置とすることが可能であるが、非揮発性メモリ装
置１は説明の便宜上以下においてフラッシュメモリ装置
として説明する。
に基づく非揮発性メモリ装置１が示されている。非揮発
性メモリ装置１は、事実上、任意のタイプの非揮発性メ
モリ装置とすることが可能であるが、非揮発性メモリ装
置１は説明の便宜上以下においてフラッシュメモリ装置
として説明する。
【００１６】フラッシュメモリ装置１はメモリセル２０
からなるコア即ちアレイ２を有している。メモリセル２
０からなるアレイ２は、メモリセル２０の行及び列の形
態に配列させることが可能である。本発明の例示的実施
例によれば、アレイ２はメモリセル２０からなるセクタ
ー３０に区画化されている。アレイ２は、図２において
は、メモリセル２０からなる６個のセクター３に分割さ
れている状態を示しているが、アレイ２は異なる数のセ
クター３に分割することが可能であることを理解すべき
である。
からなるコア即ちアレイ２を有している。メモリセル２
０からなるアレイ２は、メモリセル２０の行及び列の形
態に配列させることが可能である。本発明の例示的実施
例によれば、アレイ２はメモリセル２０からなるセクタ
ー３０に区画化されている。アレイ２は、図２において
は、メモリセル２０からなる６個のセクター３に分割さ
れている状態を示しているが、アレイ２は異なる数のセ
クター３に分割することが可能であることを理解すべき
である。
【００１７】図２においては、アレイ２は、説明の便宜
上比較的少ない数のメモリセル２０が設けられているも
のとして示されている。理解すべきことであるが、アレ
イ２は、前述したように、メモリセル２０の行及び列の
形態に配列して実質的に全体にメモリセル２０が設けら
れている。
上比較的少ない数のメモリセル２０が設けられているも
のとして示されている。理解すべきことであるが、アレ
イ２は、前述したように、メモリセル２０の行及び列の
形態に配列して実質的に全体にメモリセル２０が設けら
れている。
【００１８】セクター３内のメモリセル２０の各列にお
けるメモリセル２０は、個別的な列線５へ接続させるこ
とが可能であり、且つセクター３内のメモリセル２０の
各行内のメモリセル２０は個別の行線へ接続させること
が可能である。列線５は、アレイ２の周辺部へ選択した
局所的な列線を与えるためにメインの列線（図２には示
していない）へ結合されている局所的な列線とすること
が可能である。フラッシュメモリにおいて局所的及びメ
インの列線を使用することは公知であり、且つその詳細
な説明は割愛する。
けるメモリセル２０は、個別的な列線５へ接続させるこ
とが可能であり、且つセクター３内のメモリセル２０の
各行内のメモリセル２０は個別の行線へ接続させること
が可能である。列線５は、アレイ２の周辺部へ選択した
局所的な列線を与えるためにメインの列線（図２には示
していない）へ結合されている局所的な列線とすること
が可能である。フラッシュメモリにおいて局所的及びメ
インの列線を使用することは公知であり、且つその詳細
な説明は割愛する。
【００１９】フラッシュメモリ装置１は、更に、行デコ
ード回路７を有することが可能であり、それは外部的に
発生されたアドレスまたはその一部を受取り且つセクタ
ー３内のメモリセル２０からなる１つの行を選択及び／
又は活性化させる。特に、外部的に発生したアドレスに
対応するメモリセル２０からなる行は列線５へ接続され
ることによって選択及び／又は活性化される。行デコー
ド回路７は、例えば、外部的に発生されたアドレスを受
取ることに応答して、該外部的に発生されたアドレスに
対応する単一の行線をその行内の各メモリセルを活性化
させるために第一電圧レベルへ駆動し、一方その他の行
線をその他の行内におけるメモリセル２０を不活性化状
態とさせるために別の電圧レベルへ駆動する論理を有す
ることが可能である。行デコード回路７は、当該技術分
野において公知の如く、ブール論理ゲートで実現するこ
とが可能である。
ード回路７を有することが可能であり、それは外部的に
発生されたアドレスまたはその一部を受取り且つセクタ
ー３内のメモリセル２０からなる１つの行を選択及び／
又は活性化させる。特に、外部的に発生したアドレスに
対応するメモリセル２０からなる行は列線５へ接続され
ることによって選択及び／又は活性化される。行デコー
ド回路７は、例えば、外部的に発生されたアドレスを受
取ることに応答して、該外部的に発生されたアドレスに
対応する単一の行線をその行内の各メモリセルを活性化
させるために第一電圧レベルへ駆動し、一方その他の行
線をその他の行内におけるメモリセル２０を不活性化状
態とさせるために別の電圧レベルへ駆動する論理を有す
ることが可能である。行デコード回路７は、当該技術分
野において公知の如く、ブール論理ゲートで実現するこ
とが可能である。
【００２０】更に、フラッシュメモリ装置１は、列デコ
ード回路８を有することが可能であり、それは外部的に
発生されたアドレスを受取り且つその外部的に発生され
たアドレスに対応する１個又はそれ以上の列線５を選択
する。列デコード回路８は、例えば、アレイ２内の各列
線５へ接続されているマルチプレクス回路として実現す
ることが可能である。
ード回路８を有することが可能であり、それは外部的に
発生されたアドレスを受取り且つその外部的に発生され
たアドレスに対応する１個又はそれ以上の列線５を選択
する。列デコード回路８は、例えば、アレイ２内の各列
線５へ接続されているマルチプレクス回路として実現す
ることが可能である。
【００２１】メモリ読取動作期間中、アドレスされたメ
モリセル２０はそれに対応する列線５ヘ接続される。典
型的に、アドレスされたメモリセル２０のそれらの対応
する列線５への接続は、列線５を２つ又はそれ以上の電
圧レベルのうちの１つとさせる。フラッシュメモリ装置
１はセンスアンプ９を有することが可能であり、それは
アドレスされたメモリセル２０内に格納されているデー
タに対応する列線５上の電圧レベルを検知し且つセンス
アンプ出力信号をアレイ２外部の回路によってより容易
に解釈されるか又はその他の態様で処理される電圧レベ
ルへ駆動する。
モリセル２０はそれに対応する列線５ヘ接続される。典
型的に、アドレスされたメモリセル２０のそれらの対応
する列線５への接続は、列線５を２つ又はそれ以上の電
圧レベルのうちの１つとさせる。フラッシュメモリ装置
１はセンスアンプ９を有することが可能であり、それは
アドレスされたメモリセル２０内に格納されているデー
タに対応する列線５上の電圧レベルを検知し且つセンス
アンプ出力信号をアレイ２外部の回路によってより容易
に解釈されるか又はその他の態様で処理される電圧レベ
ルへ駆動する。
【００２２】フラッシュメモリ装置１はデータ入力／出
力（Ｉ／Ｏ）回路１３を有することが可能であり、それ
は、通常、アドレスされたメモリセル２０をフラッシュ
メモリ装置１の外部Ｉ／Ｏデータピン１４へ結合させ
る。図２に示したように、データＩ／Ｏ回路１３はセン
スアンプ９へ接続される。
力（Ｉ／Ｏ）回路１３を有することが可能であり、それ
は、通常、アドレスされたメモリセル２０をフラッシュ
メモリ装置１の外部Ｉ／Ｏデータピン１４へ結合させ
る。図２に示したように、データＩ／Ｏ回路１３はセン
スアンプ９へ接続される。
【００２３】フラッシュメモリ装置１は、又、一般的な
意味において、フラッシュメモリ装置１外部の装置との
インターフェースを与えるためのインターフェース回路
２２を有することが可能である。インターフェース回路
２２は、例えばメモリアクセス動作を実施するためのコ
マンド／要求等の外部装置からのコマンドを受取り且つ
そのコマンド情報をフラッシュメモリ装置１内部の回路
へ提供する。インターフェース回路２２は、例えば、ユ
ニバーサル又はスタンダードのコマンドセットに従って
メモリアクセス動作を受取り且つ解釈することが可能で
ある。
意味において、フラッシュメモリ装置１外部の装置との
インターフェースを与えるためのインターフェース回路
２２を有することが可能である。インターフェース回路
２２は、例えばメモリアクセス動作を実施するためのコ
マンド／要求等の外部装置からのコマンドを受取り且つ
そのコマンド情報をフラッシュメモリ装置１内部の回路
へ提供する。インターフェース回路２２は、例えば、ユ
ニバーサル又はスタンダードのコマンドセットに従って
メモリアクセス動作を受取り且つ解釈することが可能で
ある。
【００２４】フラッシュメモリ装置１は制御回路２３を
有しており、それは、通常、フラッシュメモリ装置１の
種々のコンポーネント（行デコード回路７、列デコード
回路８、センスアンプ９、データＩ／Ｏ回路１３等）を
制御して要求されたメモリ修正動作を実施する。制御回
路２３は、例えば、インターフェース回路２２からコマ
ンド情報を受取り且つそれに応答して要求されたメモリ
修正動作の実行の制御／管理を行うことが可能である。
有しており、それは、通常、フラッシュメモリ装置１の
種々のコンポーネント（行デコード回路７、列デコード
回路８、センスアンプ９、データＩ／Ｏ回路１３等）を
制御して要求されたメモリ修正動作を実施する。制御回
路２３は、例えば、インターフェース回路２２からコマ
ンド情報を受取り且つそれに応答して要求されたメモリ
修正動作の実行の制御／管理を行うことが可能である。
【００２５】メモリプログラム動作又はメモリ消去動作
を実施する場合に、メモリ読取動作を実行するためには
通常必要ではない付加的なタスクが必要である。例え
ば、メモリプログラム動作を実行することは、アドレス
されたメモリセルをプログラミングするタスクのみなら
ず、プログラムされたデータ値を検証するためのタスク
も包含している。メモリ消去動作は、アドレスされたセ
クター３内の各メモリセル２０を並列的に消去し、それ
に続いて各消去したメモリセル２０の内容の逐次的な検
証、及び消去したメモリセル２０の所望の組の電流−電
圧動作特性を維持するために各消去したメモリセル２０
の逐次的な「ソフト」プログラミングを行うためのタス
クを包含している。従って、フラッシュメモリ装置１
は、メモリ修正動作におけるタスクの全てを実行する場
合に行デコード回路７、列デコード回路８、センスアン
プ９と共同するためのメモリ修正回路２４を有してい
る。メモリ修正回路２４は信号を受取り且つ制御回路２
３によって制御することが可能である。メモリ修正回路
２４のアドレス出力は、アドレスカウンタ回路によって
発生させ且つ要求されたメモリ修正動作期間中に使用す
るために行デコード回路７及び列デコード回路８へ印加
される。
を実施する場合に、メモリ読取動作を実行するためには
通常必要ではない付加的なタスクが必要である。例え
ば、メモリプログラム動作を実行することは、アドレス
されたメモリセルをプログラミングするタスクのみなら
ず、プログラムされたデータ値を検証するためのタスク
も包含している。メモリ消去動作は、アドレスされたセ
クター３内の各メモリセル２０を並列的に消去し、それ
に続いて各消去したメモリセル２０の内容の逐次的な検
証、及び消去したメモリセル２０の所望の組の電流−電
圧動作特性を維持するために各消去したメモリセル２０
の逐次的な「ソフト」プログラミングを行うためのタス
クを包含している。従って、フラッシュメモリ装置１
は、メモリ修正動作におけるタスクの全てを実行する場
合に行デコード回路７、列デコード回路８、センスアン
プ９と共同するためのメモリ修正回路２４を有してい
る。メモリ修正回路２４は信号を受取り且つ制御回路２
３によって制御することが可能である。メモリ修正回路
２４のアドレス出力は、アドレスカウンタ回路によって
発生させ且つ要求されたメモリ修正動作期間中に使用す
るために行デコード回路７及び列デコード回路８へ印加
される。
【００２６】上述したように、既存のフラッシュメモリ
装置におけるセクター保護情報はメモリセルコアとは別
個の記憶（格納）要素内に記憶即ち格納される。更に、
既存のフラッシュメモリ構成は、記憶要素をプログラミ
ングするためのむしろ複雑な回路を有している。本発明
の例示的実施例においては、その代わりに、セクター保
護情報がアレイ２のメモリセル２０内に格納される。
装置におけるセクター保護情報はメモリセルコアとは別
個の記憶（格納）要素内に記憶即ち格納される。更に、
既存のフラッシュメモリ構成は、記憶要素をプログラミ
ングするためのむしろ複雑な回路を有している。本発明
の例示的実施例においては、その代わりに、セクター保
護情報がアレイ２のメモリセル２０内に格納される。
【００２７】特に、セクター３ａにおける１組のメモリ
セル２０ａは、アレイ２における任意のセクター３に対
するセクター保護情報を維持するための専用である。該
１組における各メモリセル２０ａは、独特の即ち別個の
セクター３に対するセクター保護情報を維持するために
専用のものとすることが可能である。例えば、バイレベ
ルフラッシュメモリにおいては、メモリセル２０ａ内に
高論理データ値を維持することは、それに対応するセク
ター３が修正禁止状態にはないことを表わすことが可能
であり、且つ低論理データ値はそれに対応するセクター
３が修正保護即ち修正禁止状態にあることを表わすこと
が可能である。マルチレベルフラッシュメモリにおいて
は、多数のセクター３に対するセクター保護情報を単一
のメモリセル２０ａ内に維持することが可能である。
セル２０ａは、アレイ２における任意のセクター３に対
するセクター保護情報を維持するための専用である。該
１組における各メモリセル２０ａは、独特の即ち別個の
セクター３に対するセクター保護情報を維持するために
専用のものとすることが可能である。例えば、バイレベ
ルフラッシュメモリにおいては、メモリセル２０ａ内に
高論理データ値を維持することは、それに対応するセク
ター３が修正禁止状態にはないことを表わすことが可能
であり、且つ低論理データ値はそれに対応するセクター
３が修正保護即ち修正禁止状態にあることを表わすこと
が可能である。マルチレベルフラッシュメモリにおいて
は、多数のセクター３に対するセクター保護情報を単一
のメモリセル２０ａ内に維持することが可能である。
【００２８】セクター３ａはそれ自身修正保護即ち修正
禁止状態とすることが可能であることを理解すべきであ
る。該１組のメモリセル２０ａにおける１個のメモリセ
ル２０ａは、セクター３ａに対するセクター保護情報を
供給するために専用のものとすることが可能であり、従
って、このようなセクター３ａが修正保護即ち修正禁止
状態にあることを表わすことが可能である。セクター３
ａはその他のセクター３よりもより小さなものとするこ
とが可能であり、且つ例えば製造コード情報、テスト情
報等を包含する一度プログラム可能（ＯＴＰ）なデータ
を記憶即ち格納するメモリセル２０を有することが可能
である。セクター３ａにおけるプログラム／消去用メモ
リセル２０ａ及び／又は任意のメモリセルは、更に、以
下に詳細に説明するように、その他のセクター３におけ
るプログラム／消去用メモリセル２０においては不必要
な付加的なタスクが行われることを必要とする場合があ
る。
禁止状態とすることが可能であることを理解すべきであ
る。該１組のメモリセル２０ａにおける１個のメモリセ
ル２０ａは、セクター３ａに対するセクター保護情報を
供給するために専用のものとすることが可能であり、従
って、このようなセクター３ａが修正保護即ち修正禁止
状態にあることを表わすことが可能である。セクター３
ａはその他のセクター３よりもより小さなものとするこ
とが可能であり、且つ例えば製造コード情報、テスト情
報等を包含する一度プログラム可能（ＯＴＰ）なデータ
を記憶即ち格納するメモリセル２０を有することが可能
である。セクター３ａにおけるプログラム／消去用メモ
リセル２０ａ及び／又は任意のメモリセルは、更に、以
下に詳細に説明するように、その他のセクター３におけ
るプログラム／消去用メモリセル２０においては不必要
な付加的なタスクが行われることを必要とする場合があ
る。
【００２９】アレイ２内にセクター保護情報を維持する
ことにより、メモリセル２０ａを読取るための同一の回
路及びタスクがアレイ２におけるその他のメモリセル２
０を読取る場合に使用される。更に、メモリセル２０ａ
を修正するための同一の回路及びタスクがアレイ２内の
その他のメモリセル２０を修正する場合に使用される。
その結果、メモリアクセス動作を実行する場合において
の回路の量及びフラッシュメモリ装置１内において実施
されるタスクの複雑性は減少される。
ことにより、メモリセル２０ａを読取るための同一の回
路及びタスクがアレイ２におけるその他のメモリセル２
０を読取る場合に使用される。更に、メモリセル２０ａ
を修正するための同一の回路及びタスクがアレイ２内の
その他のメモリセル２０を修正する場合に使用される。
その結果、メモリアクセス動作を実行する場合において
の回路の量及びフラッシュメモリ装置１内において実施
されるタスクの複雑性は減少される。
【００３０】フラッシュメモリ装置は、フラッシュメモ
リ装置１の入力制御信号へ結合された入力と出力信号と
を持っている高電圧検知回路２５を有することが可能で
ある。高電圧検知回路２５は入力制御信号上に表われる
高電圧（即ち、フラッシュメモリ装置１に対する動作用
供給電圧より高い電圧）の存在を検知することが可能で
ある。入力制御信号上に表われる高電圧を検知すると、
高電圧検知回路２５は、例えば、その出力信号を活性化
させることが可能である。高電圧検知回路２５は、以下
に説明するように、メモリセル２０ａの内容を修正しよ
うとする試みにおいて付加的なセキュリティを提供する
ことが可能である。然しながら、理解すべきことである
が、メモリセル２０ａの内容を修正する場合に付加的な
セキュリティを提供するためのその他の回路を使用する
ことも可能である。
リ装置１の入力制御信号へ結合された入力と出力信号と
を持っている高電圧検知回路２５を有することが可能で
ある。高電圧検知回路２５は入力制御信号上に表われる
高電圧（即ち、フラッシュメモリ装置１に対する動作用
供給電圧より高い電圧）の存在を検知することが可能で
ある。入力制御信号上に表われる高電圧を検知すると、
高電圧検知回路２５は、例えば、その出力信号を活性化
させることが可能である。高電圧検知回路２５は、以下
に説明するように、メモリセル２０ａの内容を修正しよ
うとする試みにおいて付加的なセキュリティを提供する
ことが可能である。然しながら、理解すべきことである
が、メモリセル２０ａの内容を修正する場合に付加的な
セキュリティを提供するためのその他の回路を使用する
ことも可能である。
【００３１】フラッシュメモリ装置１におけるメモリセ
ルに関するメモリ修正（プログラム（書込）又は消去）
動作を図３を参照して説明する。初期的に、メモリセル
２０ａは、既に、セクター３に関するセクター保護情報
を維持しているものと仮定する。フラッシュメモリ装置
１がステップ３００においてメモリ修正動作を実施する
ための要求を受取る。これは、外部供給源から入力制御
及びアドレス信号を受取り且つ制御回路２３へメモリ修
正動作に関連する情報を供給するインターフェース回路
２２を包含する場合がある。次に、制御回路２３が、ス
テップ３０１において、修正すべきメモリセルを具備す
る特定のセクター３を表わすことが可能である。制御回
路２３は、次いで、ステップ３０２において少なくとも
幾つかのメモリセル２０ａ内に格納されているデータを
読取り且つその読取ったデータを制御回路２３へ供給す
るために、行デコード回路７、列デコード回路８、セン
スアンプ９を制御又は開始させることが可能である。こ
の点において、制御回路２３は、ステップ３０３におい
て、ステップ３０１において表示されたセクター３が、
識別されたセクター３に対応するメモリセル２０ａから
読取ったデータ値に基づいて、修正保護即ち修正禁止状
態にあるか否かを決定する。制御回路２３が、識別され
たセクター３が修正保護即ち修正禁止状態にあることを
決定する場合には、制御回路２３は要求されたメモリ修
正動作の実行を行わせることはない。
ルに関するメモリ修正（プログラム（書込）又は消去）
動作を図３を参照して説明する。初期的に、メモリセル
２０ａは、既に、セクター３に関するセクター保護情報
を維持しているものと仮定する。フラッシュメモリ装置
１がステップ３００においてメモリ修正動作を実施する
ための要求を受取る。これは、外部供給源から入力制御
及びアドレス信号を受取り且つ制御回路２３へメモリ修
正動作に関連する情報を供給するインターフェース回路
２２を包含する場合がある。次に、制御回路２３が、ス
テップ３０１において、修正すべきメモリセルを具備す
る特定のセクター３を表わすことが可能である。制御回
路２３は、次いで、ステップ３０２において少なくとも
幾つかのメモリセル２０ａ内に格納されているデータを
読取り且つその読取ったデータを制御回路２３へ供給す
るために、行デコード回路７、列デコード回路８、セン
スアンプ９を制御又は開始させることが可能である。こ
の点において、制御回路２３は、ステップ３０３におい
て、ステップ３０１において表示されたセクター３が、
識別されたセクター３に対応するメモリセル２０ａから
読取ったデータ値に基づいて、修正保護即ち修正禁止状
態にあるか否かを決定する。制御回路２３が、識別され
たセクター３が修正保護即ち修正禁止状態にあることを
決定する場合には、制御回路２３は要求されたメモリ修
正動作の実行を行わせることはない。
【００３２】制御回路２３が、識別されたセクター３が
修正保護即ち修正禁止状態にないものであり且つ修正さ
れるべきメモリセルがメモリセル２０ａ（即ち、セクタ
ー保護情報を具備するメモリセル）ではないことを決定
する場合には、制御回路２３は、ステップ３０４におい
て、要求されたメモリ修正動作を実行するために、メモ
リ修正回路２４、行デコード回路７、列デコード回路
８、センスアンプ９を制御する。
修正保護即ち修正禁止状態にないものであり且つ修正さ
れるべきメモリセルがメモリセル２０ａ（即ち、セクタ
ー保護情報を具備するメモリセル）ではないことを決定
する場合には、制御回路２３は、ステップ３０４におい
て、要求されたメモリ修正動作を実行するために、メモ
リ修正回路２４、行デコード回路７、列デコード回路
８、センスアンプ９を制御する。
【００３３】制御回路２３が、識別されたセクター３
が、修正保護即ち修正禁止状態にないが、修正されるべ
きメモリセルがメモリセル２０ａであることを決定する
場合には、制御回路２３は、ステップ３０５において、
メモリ修正動作に対する要求を受取った時間のころに高
電圧検知回路２５の入力において受取られた入力信号上
に表われる高電圧を高電圧検知回路２５が検知したか否
かを決定する。高電圧検知回路２５が高電圧信号を検知
したことを決定すると、制御回路２３は、ステップ３０
５において、メモリ修正回路２４、行デコード回路７、
列デコード回路８、センスアンプ９を制御して、ステッ
プ３０４において要求されたメモリ修正動作を実行す
る。然しながら、高電圧検知回路２５が、メモリ修正動
作に対する要求が受取られた時間の頃にその入力信号上
に表われる高電圧を検知しなかった場合には、制御回路
２３は要求されたメモリ修正動作の実行を行わせること
はない。
が、修正保護即ち修正禁止状態にないが、修正されるべ
きメモリセルがメモリセル２０ａであることを決定する
場合には、制御回路２３は、ステップ３０５において、
メモリ修正動作に対する要求を受取った時間のころに高
電圧検知回路２５の入力において受取られた入力信号上
に表われる高電圧を高電圧検知回路２５が検知したか否
かを決定する。高電圧検知回路２５が高電圧信号を検知
したことを決定すると、制御回路２３は、ステップ３０
５において、メモリ修正回路２４、行デコード回路７、
列デコード回路８、センスアンプ９を制御して、ステッ
プ３０４において要求されたメモリ修正動作を実行す
る。然しながら、高電圧検知回路２５が、メモリ修正動
作に対する要求が受取られた時間の頃にその入力信号上
に表われる高電圧を検知しなかった場合には、制御回路
２３は要求されたメモリ修正動作の実行を行わせること
はない。
【００３４】理解すべきことであるが、上述し且つ図３
に示したステップの順番は本発明の例示的実施例にとっ
て臨界的なものではない。むしろ、上述したステップの
順番は異なるものとすることが可能であり、尚且つ、本
発明の例示的実施例に従ってメモリ修正動作に対する要
求に対して適切な応答を提供することが可能である。
に示したステップの順番は本発明の例示的実施例にとっ
て臨界的なものではない。むしろ、上述したステップの
順番は異なるものとすることが可能であり、尚且つ、本
発明の例示的実施例に従ってメモリ修正動作に対する要
求に対して適切な応答を提供することが可能である。
【００３５】理解すべきことであるが、フラッシュメモ
リ装置１は、非揮発性メモリを必要とする多数の装置の
うちのいずれかにおいて使用することが可能である。例
えば、フラッシュメモリ装置１は、フラッシュメモリ装
置１内に記憶即ち格納されているデータへアクセスする
処理ユニット１０２を具備する電子システム１００（図
４）内に位置させることが可能である。システム１００
は、例えば、コンピュータ及び／又はデータ処理装置、
又は無線電話等のテレコミュニケーション装置とするこ
とが可能である。
リ装置１は、非揮発性メモリを必要とする多数の装置の
うちのいずれかにおいて使用することが可能である。例
えば、フラッシュメモリ装置１は、フラッシュメモリ装
置１内に記憶即ち格納されているデータへアクセスする
処理ユニット１０２を具備する電子システム１００（図
４）内に位置させることが可能である。システム１００
は、例えば、コンピュータ及び／又はデータ処理装置、
又は無線電話等のテレコミュニケーション装置とするこ
とが可能である。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 既存のフラッシュメモリ装置を示した概略ブ
ロック図。
ロック図。
【図２】 本発明の例示的実施例に基づく非揮発性メモ
リ装置を示した概略ブロック図。
リ装置を示した概略ブロック図。
【図３】 図２の非揮発性メモリ装置の動作を例示した
フローチャート。
フローチャート。
【図４】 図１の非揮発性メモリ装置を具備する電子装
置を示した概略ブロック図。
置を示した概略ブロック図。
１ フラッシュメモリ装置
２ コア（アレイ）
３ セクター
５ 列線
７ 行デコード回路
８ 列デコード回路
９ センスアンプ
１３ データ入力／出力（Ｉ／Ｏ）回路
１４ Ｉ／Ｏデータピン
２０ メモリセル
２２ インターフェース回路
２５ 高電圧検知回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
(72)発明者 ルカ ジオバッニ ファソリ
アメリカ合衆国， カリフォルニア
94536， フレモント， セコイア テラ
ス 37250， ナンバー 2035
Ｆターム(参考） 5B025 AA01 AD14 AE10
5F083 EP02 EP22 EP32 ER01 ER03
ER14 ER22 GA14 LA03 LA04
LA05 LA10
5F101 BA01 BB02 BC01 BD22 BE01
BE07 BE17
Claims (31)
- 【請求項１】 非揮発性メモリ装置において、 行及び列に配列されており且つ複数個のセクターのメモ
リセルに区画化されているメモリセルからなるアレイで
あって、第一セクター内のメモリセルが少なくとも１つ
の他のセクターが修正禁止状態にあることを表わすアレ
イ、 外部的に発生されたアドレスを受取り且つそれに対応し
てメモリセルの１つの行及び少なくとも１つの列を選択
するアドレスデコード回路、 前記アドレスデコード回路及び前記メモリセルからなる
アレイへ結合されており、前記第一セクターにおける少
なくとも１個のメモリセルが前記少なくとも１つの他の
セクターが修正禁止状態にあることを表わすことの肯定
的決定により前記少なくとも１つの他のセクターにおけ
るメモリセルに関しての要求されたメモリ修正操作の実
行を選択的に阻止する制御回路、を有していることを特
徴とする非揮発性メモリ装置。 - 【請求項２】 請求項１において、前記第一セクターに
おける１組のメモリセルが任意のセクターのメモリセル
が修正禁止状態にあることを表わすことが可能であるこ
とを特徴とする非揮発性メモリ装置。 - 【請求項３】 請求項２において、前記１組のメモリセ
ルにおける各メモリセルが、独特のセクターのメモリセ
ルが修正禁止状態にあるか否かを表わすための専用であ
ることを特徴とする非揮発性メモリ装置。 - 【請求項４】 請求項２において、前記１組のメモリセ
ルにおける１個のメモリセルが、前記第一セクターのメ
モリセルが修正禁止状態にあるか否かを表わすための専
用であることを特徴とする非揮発性メモリ装置。 - 【請求項５】 請求項１において、前記制御回路が、前
記第一セクターにおける前記少なくとも１個のメモリセ
ルが前記少なくとも１つの他のセクターのメモリセルが
修正可能であることの肯定的決定により前記少なくとも
１つの他のセクターにおけるメモリセルに関しての要求
されたメモリ修正操作の実行を選択的に制御することを
特徴とする非揮発性メモリ装置。 - 【請求項６】 請求項３において、前記制御回路が、前
記少なくとも１つの他のセクターのメモリセルにおける
メモリセルに関する要求されたメモリ読取動作の実行を
制御する場合に使用したのと同一のシーケンスの内部的
に実行された動作を使用して前記第一セクターのメモリ
セルにおける少なくとも１個のメモリセルに関する要求
されたメモリ読取動作の実行を選択的に制御することを
特徴とする非揮発性メモリ装置。 - 【請求項７】 請求項１において、 前記少なくとも１つの他のセクターにおけるメモリセル
に関する要求されたメモリ修正動作を受取ると、前記制
御回路が、 前記少なくとも１つのメモリセル内に格納されている少
なくとも１つのデータ値を獲得するために前記第一セク
ターのメモリセル内の少なくとも１つのメモリセルへア
クセスし、且つ前記少なくとも１つのデータ値が前記少
なくとも１つの他のセクターが修正禁止状態であるか否
かを決定する、 ために前記非揮発性メモリ装置を制御することを特徴と
する非揮発性メモリ装置。 - 【請求項８】 請求項１において、 前記第一セクターにおける１組のメモリセルが実質的に
任意のセクターのメモリセルが修正禁止状態にあること
を表わすことが可能であり、 前記１組のメモリセルにおけるメモリセルに関する第二
の要求されたメモリ修正動作が前記非揮発性メモリ装置
により受取られると、前記制御回路は、前記非揮発性メ
モリ装置が高電圧信号を受取ったか否かを決定し、且つ
その決定に基づいて前記第二の要求されたメモリ修正動
作の実行を選択的に阻止する、ことを特徴とする非揮発
性メモリ装置。 - 【請求項９】 請求項８において、前記制御回路が、高
電圧信号の受取りを検知する高電圧検知回路を有してい
ることを特徴とする非揮発性メモリ装置。 - 【請求項１０】 請求項１において、 前記第一セクターにおける１組のメモリセルが、実質的
に任意のセクターのメモリセルが修正禁止状態にあるこ
とを表わすことが可能であり、 前記１組のメモリセルにおけるメモリセルに関しての第
二の要求されたメモリ修正動作を前記非揮発性メモリ装
置が受取ると、前記制御回路が、前記非揮発性メモリ装
置が高電圧信号を受取ったか否かを決定し、且つその決
定に基づいて前記第二の要求されたメモリ修正動作の実
行を制御する、ことを特徴とする非揮発性メモリ装置。 - 【請求項１１】 請求項１において、前記非揮発性メモ
リ装置が内部に処理ユニットを具備している電子装置内
に配設されていることを特徴とする非揮発性メモリ装
置。 - 【請求項１２】 請求項１において、 前記第一セクターにおける１組のメモリセルが実質的に
任意のセクターのメモリセルが修正禁止状態にあること
を表わすことが可能であり、 前記非揮発性メモリ装置は、更に、前記アレイ及び前記
アドレスデコード回路へ結合されており且つ前記制御回
路によって制御されるメモリ修正回路であって、前記ア
レイ内のメモリセルに関するメモリ修正動作を実施する
ために前記アドレスデコード回路及び前記制御回路と共
同するメモリ修正回路を有しており、前記メモリ修正動
作は前記１組のメモリセルの中にはないメモリセルに関
して実施されるメモリ修正動作において使用されるのと
同一のメモリ修正回路を使用して該１組のメモリセルに
関して実施される、ことを特徴とする非揮発性メモリ装
置。 - 【請求項１３】 請求項１において、前記非揮発性メモ
リ装置がフラッシュメモリ装置であることを特徴とする
非揮発性メモリ装置。 - 【請求項１４】 複数個のセクターに区画化されている
メモリセルからなるアレイを具備する非揮発性メモリ装
置におけるメモリセルにおいてメモリ修正動作を実施す
る方法において、 第一セクターにおいてメモリ修正動作を実施するための
要求を受取り、 前記アレイ内の少なくとも１個のメモリセルをサーチし
且つ前記少なくとも１個のメモリセルが前記第一セクタ
ーが修正禁止状態にあることを表わすか否かを決定し、 前記少なくとも１個のメモリセルが、前記第一セクター
が修正禁止状態にあることを表わすことの肯定的決定に
より、前記メモリ修正動作が発生することを阻止する、
ことを特徴とする方法。 - 【請求項１５】 請求項１４において、更に、 初期的に、前記少なくとも１個のメモリセル内に、前記
少なくとも１個のメモリセルが前記第一セクターが修正
禁止状態にあることを表わすか否かを表わすデータ値を
格納する、ことを特徴とする方法。 - 【請求項１６】 請求項１４において、更に、 初期的に、前記非揮発性メモリ装置におけるセクターの
うちのいずれかが修正禁止状態にあるか否かを表わすデ
ータ値を前記少なくとも１個のメモリセルを包含する複
数個の第一メモリセル内に維持する、ことを特徴とする
方法。 - 【請求項１７】 請求項１４において、更に、 前記少なくとも１個のメモリセルが、前記第一セクター
が修正禁止状態にないことを表わす肯定的決定により、
前記メモリ修正動作を実行する、ことを特徴とする方
法。 - 【請求項１８】 請求項１４において、前記少なくとも
１個のメモリセルが前記第一セクター内にあることを特
徴とする方法。 - 【請求項１９】 請求項１４において、 前記少なくとも１個のメモリセルが前記メモリ修正動作
によって修正のために要求され、 本方法が、更に、 前記非揮発性メモリ装置が前記メモリ修正動作を実施す
るために前記要求と関連する高電圧信号を受取ったか否
かを決定し、且つ前記非揮発性メモリ装置が前記メモリ
修正動作を実施するための要求と関連する高電圧信号を
受取ったことの肯定的決定により且つ前記少なくとも１
個のメモリセルが前記第一セクターが修正禁止状態にな
いことを表わすことの肯定的決定により、前記要求され
たメモリ修正動作を実行する、ことを包含していること
を特徴とする方法。 - 【請求項２０】 請求項１４において、 前記少なくとも１個のメモリセルが前記メモリ修正動作
により修正のために要求され、且つ本方法が、更に、 前記非揮発性メモリ装置が前記メモリ修正動作を実施す
るための前記要求と関連する高電圧信号を受取ったか否
かを決定し、且つ前記阻止するステップが、前記非揮発
性メモリ装置が前記メモリ修正動作を実施するための前
記要求と関連する高電圧信号を受取ったことの肯定的決
定により前記メモリ修正動作が発生することを阻止す
る、ことを包含していることを特徴とする方法。 - 【請求項２１】 集積回路において、 非揮発性メモリ装置を有しており、前記非揮発性メモリ
装置は、 セクターに区画化されている非揮発性メモリセルからな
るアレイであって、第一セクター内の少なくとも幾つか
のメモリセルがいずれかのセクターが修正禁止状態にあ
るか否かを表わすデータを維持しているアレイ、 前記第一セクターにおける前記少なくとも幾つかのメモ
リセル内に維持されているデータ値に基づいてアドレス
されたセクターにおけるメモリ修正動作が発生すること
を選択的に阻止する制御回路、を有していることを特徴
とする集積回路。 - 【請求項２２】 請求項２１において、前記第一セクタ
ーにおける１組のメモリセルが任意のセクターのメモリ
セルが修正禁止状態にあることを表わすことが可能であ
ることを特徴とする集積回路。 - 【請求項２３】 請求項２２において、前記１組のメモ
リセルにおける各メモリセルが、独特のセクターのメモ
リセルが修正禁止状態にあるか否かを表わすための専用
であることを特徴とする集積回路。 - 【請求項２４】 請求項２２において、前記１組のメモ
リセルにおける１個のメモリセルが、前記第一セクター
のメモリセルが修正禁止状態にあるか否かを表わすため
の専用であることを特徴とする集積回路。 - 【請求項２５】 請求項２１において、前記制御回路
が、前記第一セクターにおける前記少なくとも１個のメ
モリセルが前記少なくとも１つの他のセクターのメモリ
セルが修正可能であることを表わすことの肯定的決定に
より前記少なくとも１つの他のセクターにおけるメモリ
セルに関する要求されたメモリ修正動作の実行を選択的
に制御することを特徴とする集積回路。 - 【請求項２６】 請求項２１において、前記制御回路
が、前記少なくとも１つの他のセクターのメモリセルに
おけるメモリセルに関する要求されたメモリ読取動作の
実行を制御する場合に使用したのと同一のシーケンスの
内部的に実行された動作を使用して前記第一セクターの
メモリセルにおける前記少なくとも１個のメモリセルに
関する要求されたメモリ読取動作の実行を選択的に制御
することを特徴とする集積回路。 - 【請求項２７】 請求項２１において、 前記少なくとも１つの他のセクターにおけるメモリセル
に関する要求されたメモリ修正動作を受取ると、前記制
御回路は、 前記少なくとも１個のメモリセル内に格納されている少
なくとも１個のデータ値を獲得するために前記第一セク
ターのメモリセルにおける前記少なくとも１個のメモリ
セルへアクセスし、且つ前記少なくとも１つのデータ値
が、前記少なくとも１つの他のセクターが修正禁止状態
にあることを表わすか否かを決定する、ために前記集積
回路を制御することを特徴とする集積回路。 - 【請求項２８】 請求項２１において、 前記第一セクターにおける１組のメモリセルが、実質的
に任意のセクターのメモリセルが修正禁止状態にあるこ
とを表わすことが可能であり、 前記１組のメモリセルにおけるメモリセルに関する第二
の要求されたメモリ修正動作を前記集積回路が受取る
と、前記制御回路が、前記集積回路が高電圧信号を受取
ったか否かを決定し、且つその決定に基づいて前記第二
の要求されたメモリ修正動作の実行を選択的に阻止す
る、ことを特徴とする集積回路。 - 【請求項２９】 請求項２８において、前記制御回路
が、高電圧信号の受取りを検知するための高電圧検知回
路を有していることを特徴とする集積回路。 - 【請求項３０】 請求項２１において、 前記第一セクターにおける１組のメモリセルが、実質的
に任意のセクターのメモリセルが修正禁止状態にあるこ
とを表わすことが可能であり、 前記１組のメモリセルにおけるメモリセルに関する第二
の要求されたメモリ修正動作を前記集積回路が受取る
と、前記制御回路が、前記集積回路が高電圧信号を受取
ったか否かを決定し、且つその決定に基づいて前記第二
の要求されたメモリ修正動作の実行を制御する、ことを
特徴とする集積回路。 - 【請求項３１】 電子装置において、 処理ユニット、 前記処理ユニットへ結合されている非揮発性メモリ装
置、を有しており、前記非揮発性メモリ装置が、 セクターに区画化されている非揮発性メモリセルからな
るアレイであって、第一セクター内の少なくとも幾つか
のメモリセルが任意のセクターが修正禁止状態にあるか
否かを表わすデータを維持しているアレイ、及び前記第
一セクターにおける少なくとも幾つかのメモリセル内に
維持されているデータ値に基づいてアドレスされたセク
ターにおけるメモリ修正動作が発生することを選択的に
阻止する制御回路、を有していることを特徴とする電子
装置。
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