JPS6394718A - ▲δ▼σ型ａｄコンバ−タ−オフセツトキヤンセル方式 - Google Patents
▲δ▼σ型ａｄコンバ−タ−オフセツトキヤンセル方式Info
- Publication number
- JPS6394718A JPS6394718A JP23936386A JP23936386A JPS6394718A JP S6394718 A JPS6394718 A JP S6394718A JP 23936386 A JP23936386 A JP 23936386A JP 23936386 A JP23936386 A JP 23936386A JP S6394718 A JPS6394718 A JP S6394718A
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- Japan
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- 238000005070 sampling Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、オーバーサンプルΔΣ型ＡＤコンバーターに
おいて、出力ディジタル信号中に含まれるオフセット電
圧をキャンセルする方式に関するものである。
おいて、出力ディジタル信号中に含まれるオフセット電
圧をキャンセルする方式に関するものである。
（従来の技術）
一般に、直流の伝達が可能なアナログ・ディジタル変換
器（ＡＤコンバーター）において、直流分と交流弁とを
含んだアナログ入力信号をディジタル信号に変換し信号
処理を行なう場合、ＡＤコンバーター自体が生じるオフ
セット電圧により、変換されたディジタル信号（符号）
中にこのオフセット分が加算され、以後の処理に影響を
及ぼすことがある。
器（ＡＤコンバーター）において、直流分と交流弁とを
含んだアナログ入力信号をディジタル信号に変換し信号
処理を行なう場合、ＡＤコンバーター自体が生じるオフ
セット電圧により、変換されたディジタル信号（符号）
中にこのオフセット分が加算され、以後の処理に影響を
及ぼすことがある。
このオフセット電圧を取除くため、従来、第２図に示す
ようなチョッパー型のオフセットキャンセル方式が用い
られた。第２図において、１は入力端子、２はスイッチ
、３はＡＤコンバーター、４はレジスタ、５は加算器、
６は出力端子である。
ようなチョッパー型のオフセットキャンセル方式が用い
られた。第２図において、１は入力端子、２はスイッチ
、３はＡＤコンバーター、４はレジスタ、５は加算器、
６は出力端子である。
前記方式によれば、ＡＤコンバーター３の入力には、入
力端子１より入力される直流分および交流会を含むアナ
ログ入力信号ＩＮと、アナロググランドＧＮＤとが、ス
イッチ２により交互に切替接続される。そして、アナロ
ググランドＧＮＤが接続された時、ＡＤコンバーター３
より出力されるディジタル値をＡＤコンバーター３自体
のオフセット電圧と見なし、これを加算器５により、そ
れ以前にアナログ・ディジタル変換しレジスタ４に記憶
しておいたアナログ入力信号ＩＮに対するディジタル信
号から引算することによって、オフセット電圧をキャン
セルするようになしていた。
力端子１より入力される直流分および交流会を含むアナ
ログ入力信号ＩＮと、アナロググランドＧＮＤとが、ス
イッチ２により交互に切替接続される。そして、アナロ
ググランドＧＮＤが接続された時、ＡＤコンバーター３
より出力されるディジタル値をＡＤコンバーター３自体
のオフセット電圧と見なし、これを加算器５により、そ
れ以前にアナログ・ディジタル変換しレジスタ４に記憶
しておいたアナログ入力信号ＩＮに対するディジタル信
号から引算することによって、オフセット電圧をキャン
セルするようになしていた。
（発明が解決しようとする問題点）
オーバーサンプルΔΣ型ＡＤコンバーターにおいて、前
記方式を適用することにより、そのオフセット電圧をキ
ャンセルすることは可能であるが、一般に精度の高い、
即ちビット数の多いＡＤコンバーター程、レジスタや加
算器等のオフセットキャンセルのための回路のハード量
が大きくなるため、オーバーサンプルΔΣ型ＡＤコンバ
ーターへの適用は困難であるという問題点があった。
記方式を適用することにより、そのオフセット電圧をキ
ャンセルすることは可能であるが、一般に精度の高い、
即ちビット数の多いＡＤコンバーター程、レジスタや加
算器等のオフセットキャンセルのための回路のハード量
が大きくなるため、オーバーサンプルΔΣ型ＡＤコンバ
ーターへの適用は困難であるという問題点があった。
本発明は前記問題点を除去し、オーバーサンプルΔΣ型
ＡＤコンバーターにおいて、わずかなハード量の回路を
付加えることにより、オフセット電圧をキャンセルし得
る方式を提供することを目的とする。
ＡＤコンバーターにおいて、わずかなハード量の回路を
付加えることにより、オフセット電圧をキャンセルし得
る方式を提供することを目的とする。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、サンプリング周
波数を低減するデシメーションフィルタ−と組合せて使
用するオーバーサンプルΔΣ型ＡＤコンバーターのオフ
セットキャンセル方式において、前記オーバーサンプル
ΔΣ型ＡＤコンバーターの入力に、アナログ入力信号又
はアナロググランドのいずれか一方を切替接続する切替
手段を設け、前記オーバーサンプルΔΣ型ＡＤコンバー
ターとデシメーションフィルタ−との間に、該オーバー
サンプルΔΣ型ＡＤコンバーターの出力の極性をそのま
ま、あるいは反転させて送出する極性制御手段を設け、
前記オーバーサンプルΔΣ型ＡＤコンバーターの入力に
アナロググランドが接続されている間のみ、その出力の
極性を反転するよう、前記切替手段および極性制御手段
を制御した。
波数を低減するデシメーションフィルタ−と組合せて使
用するオーバーサンプルΔΣ型ＡＤコンバーターのオフ
セットキャンセル方式において、前記オーバーサンプル
ΔΣ型ＡＤコンバーターの入力に、アナログ入力信号又
はアナロググランドのいずれか一方を切替接続する切替
手段を設け、前記オーバーサンプルΔΣ型ＡＤコンバー
ターとデシメーションフィルタ−との間に、該オーバー
サンプルΔΣ型ＡＤコンバーターの出力の極性をそのま
ま、あるいは反転させて送出する極性制御手段を設け、
前記オーバーサンプルΔΣ型ＡＤコンバーターの入力に
アナロググランドが接続されている間のみ、その出力の
極性を反転するよう、前記切替手段および極性制御手段
を制御した。
（作 用）
本発明によれば、本来、アナロググランド、即ち接地電
位に対応するディジタル信号が出力されるべき期間のみ
、オーバーサンプルΔΣ型ＡＤコンバーターの出力の極
性が反転されてデシメーションフィルタ−に入力される
ため、オフセット電圧がある場合、該オフセット電圧力
だけ逆極性の信号成分が多くなり、これがデシメーショ
ンフィルタ−の作用により平均化され、オフセット電圧
がキャンセルされる。
位に対応するディジタル信号が出力されるべき期間のみ
、オーバーサンプルΔΣ型ＡＤコンバーターの出力の極
性が反転されてデシメーションフィルタ−に入力される
ため、オフセット電圧がある場合、該オフセット電圧力
だけ逆極性の信号成分が多くなり、これがデシメーショ
ンフィルタ−の作用により平均化され、オフセット電圧
がキャンセルされる。
（実施例）
第３図はオーバーサンプルΔΣ型ＡＤコンバーターを用
いる場合の一般的な構成を示づものであり、入力端子１
１より入力されたアナログ信号は、オーバーサンプル４
Σ型ＡＤコンバーター１２により、高速且つ低分解能の
ディジタル信号に変換され、さらにディジタルフィルタ
ーで構成されたデシメーションフィルタ−１３により、
必要なサンプリング速度まで低減され、出力端子１４に
出力される如くなっている。
いる場合の一般的な構成を示づものであり、入力端子１
１より入力されたアナログ信号は、オーバーサンプル４
Σ型ＡＤコンバーター１２により、高速且つ低分解能の
ディジタル信号に変換され、さらにディジタルフィルタ
ーで構成されたデシメーションフィルタ−１３により、
必要なサンプリング速度まで低減され、出力端子１４に
出力される如くなっている。
第１図は本発明方式の基本的な構成を示すもので、図中
、第３図と同一構成部分は同一符号をもって表わす。即
ち、１１は入力端子、１２はオーバーサンプルΔΣ型Ａ
Ｄコンバーター、１３はデシメーションフィルタ−１１
４は出力端子、１５は切替手段、１６は極性制御手段で
ある。
、第３図と同一構成部分は同一符号をもって表わす。即
ち、１１は入力端子、１２はオーバーサンプルΔΣ型Ａ
Ｄコンバーター、１３はデシメーションフィルタ−１１
４は出力端子、１５は切替手段、１６は極性制御手段で
ある。
前記切替手段１５は入力端子１１とオーバーサンプルΔ
Σ型ＡＤコンバーター１２との間に設けられ、アナログ
入力信号ＩＮとアナロググランドＧＮＤとを、オーバー
サンプルΔΣ型ＡＤコンバーター１２の入力に切替接続
する如くなっており、また、極性制御手段１６はオーバ
ーサンプル２Σ型ＡＤコンバーター１２とデシメーショ
ンフイルター１３との間に設けられ、前記切替手段１５
によりオーバーサンプル７Σ型ＡＤＪンバ−タ−１２に
アナロググランドＧＮＤが接続されている間のみ、オー
バーサンプル７Σ型ＡＤＪンバーター１２の出力ディジ
タル信号の極性を反転してデシメーションフィルタ−１
３に送出覆る如くなっている。
Σ型ＡＤコンバーター１２との間に設けられ、アナログ
入力信号ＩＮとアナロググランドＧＮＤとを、オーバー
サンプルΔΣ型ＡＤコンバーター１２の入力に切替接続
する如くなっており、また、極性制御手段１６はオーバ
ーサンプル２Σ型ＡＤコンバーター１２とデシメーショ
ンフイルター１３との間に設けられ、前記切替手段１５
によりオーバーサンプル７Σ型ＡＤＪンバ−タ−１２に
アナロググランドＧＮＤが接続されている間のみ、オー
バーサンプル７Σ型ＡＤＪンバーター１２の出力ディジ
タル信号の極性を反転してデシメーションフィルタ−１
３に送出覆る如くなっている。
第４図は、１ビツトのＡ−バーサンプルΔΣ型△Ｄコン
バーターを用いた場合の具体的回路を示Ｍもので、図中
、２１は入力端子、２２はアナログマルチプレクサ、２
３はオーバーサンプル７Σ型ＡＤＪンバーター（以下、
単にへ〇コンバーターと称す。）、２４は排他的論理和
回路、２５はデシメーションフィルタ−（以下、デシメ
ータと称す。）、２６は出力端子、２７は制御端子であ
る。
バーターを用いた場合の具体的回路を示Ｍもので、図中
、２１は入力端子、２２はアナログマルチプレクサ、２
３はオーバーサンプル７Σ型ＡＤＪンバーター（以下、
単にへ〇コンバーターと称す。）、２４は排他的論理和
回路、２５はデシメーションフィルタ−（以下、デシメ
ータと称す。）、２６は出力端子、２７は制御端子であ
る。
前記アナログマルチプレクサ２２は切替手段を構成する
ものであり、その２つの入力端子にはそれぞれ入力端子
２１およびアナロググランドＧＮＤが接続され、出力端
子はＡＤコンバーター２３の入力に接続されている。
ものであり、その２つの入力端子にはそれぞれ入力端子
２１およびアナロググランドＧＮＤが接続され、出力端
子はＡＤコンバーター２３の入力に接続されている。
また、該アナログマルチプレクサ２２には、図示しない
制御回路、クロック信号源等より制御端子２７を介して
、制御信号としてクロックパルスＣＬ Ｋが供給されて
おり、該クロックパルスＣＬＫがハイ（“１″）レベル
の時、アナロググランド電位を出力し、ロー（“’Ｑ”
）レベルの時、入力信号ＩＮを出力づる如くなっている
。
制御回路、クロック信号源等より制御端子２７を介して
、制御信号としてクロックパルスＣＬ Ｋが供給されて
おり、該クロックパルスＣＬＫがハイ（“１″）レベル
の時、アナロググランド電位を出力し、ロー（“’Ｑ”
）レベルの時、入力信号ＩＮを出力づる如くなっている
。
０１）記排他的論理和回路２４は極性制御手段を構成す
るもので、その一方の入力端子にはＡＤコンバーター２
３の出力が接続され、また、使方の入力端子には前記制
御端子２７が接続され、出力端子はデシメータ２５の入
力に接続されている。
るもので、その一方の入力端子にはＡＤコンバーター２
３の出力が接続され、また、使方の入力端子には前記制
御端子２７が接続され、出力端子はデシメータ２５の入
力に接続されている。
ここで、ＡＤコンバーター２３はサンプリング周波数ｆ
１で動作し、デシメータ２５はサンプリング周波数をｆ
ｌからｆ２に低減するものとすると、一般に、制御端子
２７から入力されるクロックパルスＣＬＫの周波数ｆ３
は、 ｆ１／２＞＞ｆ３≧ｆ２ の関係を満足しなければならない。
１で動作し、デシメータ２５はサンプリング周波数をｆ
ｌからｆ２に低減するものとすると、一般に、制御端子
２７から入力されるクロックパルスＣＬＫの周波数ｆ３
は、 ｆ１／２＞＞ｆ３≧ｆ２ の関係を満足しなければならない。
以下、説明を簡単にＪるため、ｆ３＝ｆ２とし、また、
入力信号中に直流成分がないものとして、動作について
詳述する。
入力信号中に直流成分がないものとして、動作について
詳述する。
今、入力端子２１に第５図（ａ）に示す入力信号ＩＮが
入力され、制御端子２７に第５図（ｂ）に示すデユーテ
ィ比５０％のクロックパルスＣＬＫが入力されているも
のとＪると、アナログマルチプレクサ２２は、該クロッ
クパルスＣＬＫがハイレベルの期間においてはアナログ
グランド電位の信号を出力し、ローレベルの期間におい
ては入力信号ＩＮを出力するため、その出力には第５図
（ｃ）に示す信号Ｐ１が現れる。
入力され、制御端子２７に第５図（ｂ）に示すデユーテ
ィ比５０％のクロックパルスＣＬＫが入力されているも
のとＪると、アナログマルチプレクサ２２は、該クロッ
クパルスＣＬＫがハイレベルの期間においてはアナログ
グランド電位の信号を出力し、ローレベルの期間におい
ては入力信号ＩＮを出力するため、その出力には第５図
（ｃ）に示す信号Ｐ１が現れる。
前記信号Ｐ１はＡＤコンバーター２３に入力され、アナ
ログ・ディジタル変換され、「＋１」又は「−１」の２
値（但し、実際はハイ（１″）レベル又はロー（０″）
レベルの２値）からなるディジタル信号Ｐ２として出力
されるが、該ディジタル信号Ｐ２はＡＤコンバーター２
３自体のオフセット電圧、例えばｖｏｆを含む値として
現れる。
ログ・ディジタル変換され、「＋１」又は「−１」の２
値（但し、実際はハイ（１″）レベル又はロー（０″）
レベルの２値）からなるディジタル信号Ｐ２として出力
されるが、該ディジタル信号Ｐ２はＡＤコンバーター２
３自体のオフセット電圧、例えばｖｏｆを含む値として
現れる。
第５図（ｄ）は、このディジタル信号Ｐ２をアナログ的
に表わしたものである。
に表わしたものである。
前記信号Ｐ２は排他的論理和回路２４の一方の入力端子
に入力されるが、他方の入力端子には前記クロックパル
スＣＬＫが入力されているため、クロックパルスＣＬＫ
がローレベルの期間、即ちアナログ入力信号ＩＮに対応
するディジタル信号がＡＤコンバーター２３より出力さ
れている間においては、前記ディジタル信号Ｐ２はその
まま出力され、クロックパルスＣＬＫがハイレベルの期
間、即ちアナロググランド電位に対応するディジタル信
号がＡＤコンバーター２３より出力されている間におい
ては、前記ディジタル信号Ｐ２は極性が反転されて出力
される。
に入力されるが、他方の入力端子には前記クロックパル
スＣＬＫが入力されているため、クロックパルスＣＬＫ
がローレベルの期間、即ちアナログ入力信号ＩＮに対応
するディジタル信号がＡＤコンバーター２３より出力さ
れている間においては、前記ディジタル信号Ｐ２はその
まま出力され、クロックパルスＣＬＫがハイレベルの期
間、即ちアナロググランド電位に対応するディジタル信
号がＡＤコンバーター２３より出力されている間におい
ては、前記ディジタル信号Ｐ２は極性が反転されて出力
される。
第５図（ｅ）は、この時の排他的論理和回路２４の出力
ディジタル信号Ｐ３をアナログ的に表わしたものである
。
ディジタル信号Ｐ３をアナログ的に表わしたものである
。
前記信号Ｐ３はデシメータ２５に入力され、周波数ｆ２
毎に平均化され、出力端子２６に出力される。この際、
アナログ入力信号ＩＮに対応する信号Ｐ３中のオフセッ
ト電圧弁の増加分、例えば第５図（ｅ）における３１と
、アナロググランド電位に対応する信号Ｐ３中のオフセ
ット電圧弁の減少分、例えば第５図（ｅ）における３２
とが互いに打消し合い、ＡＤシコンーター２３で生じた
直流オフセット電圧がキャンセルされる。
毎に平均化され、出力端子２６に出力される。この際、
アナログ入力信号ＩＮに対応する信号Ｐ３中のオフセッ
ト電圧弁の増加分、例えば第５図（ｅ）における３１と
、アナロググランド電位に対応する信号Ｐ３中のオフセ
ット電圧弁の減少分、例えば第５図（ｅ）における３２
とが互いに打消し合い、ＡＤシコンーター２３で生じた
直流オフセット電圧がキャンセルされる。
第５図（ｆ）は、この際、デシメータ２５より出力され
るディジタル信号Ｐ４をアナログ的に表わしたものであ
る。但し、該信号Ｐ４はデシメータ２５の平均化作用の
ため、信号Ｐ３に対して半分の振幅となる。
るディジタル信号Ｐ４をアナログ的に表わしたものであ
る。但し、該信号Ｐ４はデシメータ２５の平均化作用の
ため、信号Ｐ３に対して半分の振幅となる。
このように前記実施例によれば、アナログマルチプレク
サ２２および排他的論理和回路２４を設け、これらを制
御するために一つのクロックパルスＣＬＫを加えるのみ
で、ＡＤコンバータ２３において発生するオフセット電
圧をキャンセルできる。
サ２２および排他的論理和回路２４を設け、これらを制
御するために一つのクロックパルスＣＬＫを加えるのみ
で、ＡＤコンバータ２３において発生するオフセット電
圧をキャンセルできる。
前記実施例では１ビツトのオーバーサンプルΔΣ型ＡＤ
コンバーターを例として説明したが、より高精度なオー
バーサンプルΔΣ型ＡＤコンバーターにおいても、本発
明が適用可能であることはいうまでもない。
コンバーターを例として説明したが、より高精度なオー
バーサンプルΔΣ型ＡＤコンバーターにおいても、本発
明が適用可能であることはいうまでもない。
オーバーサンプルΔΣ型ＡＤコンバーターを高精度化す
る方法として、サンプリングスピードを上げる方法があ
るが、この場合はＡＤコンバーターの出力そのものの形
態は前記実施例と同様であるため、排他的論理和回路と
して応答速度の早いものを使用すれば、前記実施例をそ
のまま適用できる。
る方法として、サンプリングスピードを上げる方法があ
るが、この場合はＡＤコンバーターの出力そのものの形
態は前記実施例と同様であるため、排他的論理和回路と
して応答速度の早いものを使用すれば、前記実施例をそ
のまま適用できる。
また、オーバーサンプルΔΣ型ＡＤコンバーターを高精
度化する伯の方法として、出力の多ビット化（２〜３ビ
ツト）を行なう方法があるが、この場合でもＡＤコンバ
ーターの極性を反転するのみで良いので、極性制御手段
として簡単な構成の論理回路を付加することにより、オ
フセット電圧をキャンセルすることが可能である。また
、次段のデシメーションフィルタ−の相性から、サイン
・マグニチュード符号で多ビット化した場合においては
、前記実施例同様、１個の排他的論理和回路により極性
を反転することができる。
度化する伯の方法として、出力の多ビット化（２〜３ビ
ツト）を行なう方法があるが、この場合でもＡＤコンバ
ーターの極性を反転するのみで良いので、極性制御手段
として簡単な構成の論理回路を付加することにより、オ
フセット電圧をキャンセルすることが可能である。また
、次段のデシメーションフィルタ−の相性から、サイン
・マグニチュード符号で多ビット化した場合においては
、前記実施例同様、１個の排他的論理和回路により極性
を反転することができる。
（発明の効果）
以上説明したように本発明によれば、オーバーサンプリ
ングΔΣ型ＡＤコンバーターにおいて、従来のチョッパ
ー型オフセットキャンセル方式のように多数ビット構成
のレジスタや加算器を必要とせず、切替手段を構成する
アナログマルチプレクサや極性制御手段を構成する排他
的論理和回路等の少ないハード最の回路を付加するのみ
で、オフセット電圧をキャンセルできる利点がある。
ングΔΣ型ＡＤコンバーターにおいて、従来のチョッパ
ー型オフセットキャンセル方式のように多数ビット構成
のレジスタや加算器を必要とせず、切替手段を構成する
アナログマルチプレクサや極性制御手段を構成する排他
的論理和回路等の少ないハード最の回路を付加するのみ
で、オフセット電圧をキャンセルできる利点がある。
第１図は本発明方式の基本的な構成図、第２図は従来の
オフセットキャンセル方式の一例を示す図、第３図はオ
ーバーサンプルΔΣ型Ａ［）コンバーターの一般的な使
用形態を示す構成図、第４図は本発明の具体的な実施例
を示す回路図、第５図（ａ）（ｂ） （ｃ）（ｄ）（ｅ
）（ｆ）は第４図の回路における各部の波形図である。 １１・・・入力端子、１２・・・オーバーサンプルΔΣ
型ＡＤコンバーター、１３・・・デシメーションフィル
タ−１１４・・・出力端子、１５・・・切替−１２一 手段、１６・・・極性制御手段。 特許出願人 沖電気工業株式会社 日本電信電話株式会社
オフセットキャンセル方式の一例を示す図、第３図はオ
ーバーサンプルΔΣ型Ａ［）コンバーターの一般的な使
用形態を示す構成図、第４図は本発明の具体的な実施例
を示す回路図、第５図（ａ）（ｂ） （ｃ）（ｄ）（ｅ
）（ｆ）は第４図の回路における各部の波形図である。 １１・・・入力端子、１２・・・オーバーサンプルΔΣ
型ＡＤコンバーター、１３・・・デシメーションフィル
タ−１１４・・・出力端子、１５・・・切替−１２一 手段、１６・・・極性制御手段。 特許出願人 沖電気工業株式会社 日本電信電話株式会社
Claims (1)
- 【特許請求の範囲】 サンプリング周波数を低減するデシメーシヨンフィルタ
ーと組合せて使用するオーバーサンプルΔΣ型ＡＤコン
バーターのオフセットキャンセル方式において、 前記オーバーサンプルΔΣ型ＡＤコンバーターの入力に
、アナログ入力信号又はアナロググランドのいずれか一
方を切替接続する切替手段を設け、 前記オーバーサンプルΔΣ型ＡＤコンバーターとデシメ
ーシヨンフィルターとの間に、該オーバーサンプルΔΣ
型ＡＤコンバーターの出力の極性をそのまま、あるいは
反転させて送出する極性制御手段を設け、 前記オーバーサンプルΔΣ型ＡＤコンバーターの入力に
アナロググランドが接続されている間のみ、その出力の
極性を反転するよう、前記切替手段および極性制御手段
を制御した ことを特徴とするΔΣ型ＡＤコンバーターオフセットキ
ャンセル方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23936386A JPH0681055B2 (ja) | 1986-10-09 | 1986-10-09 | ▲δ▼σ型ａｄコンバ−タ−オフセツトキヤンセル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23936386A JPH0681055B2 (ja) | 1986-10-09 | 1986-10-09 | ▲δ▼σ型ａｄコンバ−タ−オフセツトキヤンセル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394718A true JPS6394718A (ja) | 1988-04-25 |
| JPH0681055B2 JPH0681055B2 (ja) | 1994-10-12 |
Family
ID=17043646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23936386A Expired - Lifetime JPH0681055B2 (ja) | 1986-10-09 | 1986-10-09 | ▲δ▼σ型ａｄコンバ−タ−オフセツトキヤンセル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681055B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295024A (ja) * | 1988-09-30 | 1990-04-05 | Yokogawa Electric Corp | マルチプレクサ付σ△変調形ａ／ｄ変換器 |
| US5459432A (en) * | 1993-07-22 | 1995-10-17 | Rockwell International Corporation | Use of a chopper and a sigma-delta modulator for downconverting and digitizing an analog signal including information modulated by a carrier |
| JPH09331259A (ja) * | 1996-01-04 | 1997-12-22 | Asahi Kasei Micro Syst Kk | Ａ／ｄ変換器および直流オフセット補正方法 |
| EP0845779A2 (en) * | 1996-11-27 | 1998-06-03 | Sony United Kingdom Limited | Storage and transmission of one-bit data |
| JP2013527455A (ja) * | 2010-05-17 | 2013-06-27 | シリコン、センシング、システムズ、リミテッド | 直角位相除去を有する速度センサ |
-
1986
- 1986-10-09 JP JP23936386A patent/JPH0681055B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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