CN116054835A - 一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法及系统 - Google Patents

一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法及系统 Download PDF

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Abstract

本发明涉及一种用于sigma‑delta ADC的参考电压发生器的斩波时序控制方法及系统，包括将所述sigma‑delta ADC的输出端连接于同或运算器的第一端；将第一时序发生器的输出端连接于所述同或运算器的第二端；所述同或运算器的输出为斩波时序控制信号；将所述斩波时序控制信号做为参考电压发生器的时钟信号；将所述参考电压发生器的输出做为所述sigma‑delta ADC的参考电压。本发明避免了参考电压所用放大器的斩波纹波与量化器数据流互调导致的信噪比降低问题；避免了放大器的失调电压经二阶调制器产生的残留失调电压。

Description

一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法及系统
技术领域
本发明涉及集成电路技术领域，尤其涉及一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法及系统。
背景技术
低噪声参考电压是高精度Sigma Delta模数转换器(ΣΔADC)的重要组成部分。选用片外低噪声参考源，并配合滤波电容，可以轻易地得到极低噪声的参考电压，是最常见的解决方案，但也意味着较高的成本。
如图1，采用片内参考电压并由斩波放大器作为缓冲级输出，可以显著降低系统成本。斩波放大器可以将放大器的低频噪声(包括低频失调电压)调制到斩波频率及其谐波的附近，从而保证放大器在低频信号带宽内具备极低的噪声水平。
但这种传统的斩波操作，不可以被直接用于ΣΔADC。ΣΔADC是将量化器的输出电平反馈至输入积分级，根据输出电平的高或低，决定对参考电压进行反相积分或者同相积分，该反馈选择的本质即是将量化器的输出信号流(数学上即+1和-1信号流)与参考电压进行了相乘，也即发生了调制。然而，ΣΔADC的量化器的输出包含了被ΣΔADC的调制器进行了噪声整形后的量化噪声，也即其噪声分量不再是白噪声，而是在频谱上表现为频率越高噪声分量越大的整形噪声。如果采用传统的斩波型放大器作为参考电压的缓冲输出级，斩波频率及其谐波附近的噪声将与量化器输出数据流的高频量化噪声发生互调，互调至低频信号带内的噪声将导致信噪比降低，即ADC的精度下降。
另一方面，传统的斩波放大器时序也不利于二阶或更高阶的ΣΔADC。对于二阶以上的ΣΔADC，第一级积分器的输出被用作第二级积分器的输入。传统的斩波时序由一定频率的时钟直接控制，时钟的两个相位分别打开斩波的两个通道。这样，每个斩波周期末，放大器的失调电压对第一级积分器的输出的贡献为0。这是因为在斩波的上半周期中，放大器的正相失调电压被积分器存储下来，下半周期末，反相的失调电压则刚好与所存储的正相失调电压相抵消。但这意味着，第一级积分器的输出除了斩波周期末输出0以外，其他输出都是正相的失调电压值，而该失调电压将一直被第二级积分器累积起来，得不到抵消，最终等效为参考电压上叠加了放大器的残留失调电压。当过采样率越小时，第一级积分器的等效增益小，等效输入残留失调电压越大。
因此，需要设计合适的斩波控制方法，才能避免上述问题。
发明内容
为了解决上述的问题，本发明提供一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法及系统。
一方面，本发明提供一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，其特征在于：将所述sigma-delta ADC的输出端连接于同或运算器的第一端；将第一时序发生器的输出端连接于所述同或运算器的第二端；所述同或运算器的输出为斩波时序控制信号；将所述斩波时序控制信号做为参考电压发生器的时钟信号；将所述参考电压发生器的输出做为所述sigma-delta ADC的参考电压；其中，所述第一时序发生器的输出信号为Y[n]，n是表示离散时间的整数序列，n为自然数；所述Y[n]满足：当4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k时，Y[n]＝1；当(4*m+1)*k≤n＜(4*m+3)k时，Y[n]＝-1；其中m、k为任意正整数。
进一步地，所述sigma-delta ADC包括至少两级积分器。
进一步地，所述参考电压发生器包括第一斩波器和第一放大器；所述斩波时序控制信号做为所述第一斩波器的时钟信号和所述第一放大器的偏置电压；参考电压连接于所述第一斩波器的第一输入端；所述第一放大器的输出端连接于所述第一斩波器的第二输入端；所述第一放大器对所述第一斩波器的输出信号进行放大；所述第一放大器的输出为所述参考电压发生器的输出。
进一步地，m＝1，k＝1。
进一步地，m＝1，k＝1时，所述斩波时序控制信号由如下结构产生：第一D触发器，第二D触发器，第一与运算器，第二与运算器，第一或运算器；时钟信号连接于所述第一D触发器和第二D触发器的时钟端；上电复位信号连接于所述第一D触发器的R端和所述第二D触发器的S端；所述第一D触发器的Qb端连接于所述第一D触发器的D端以及所述第一与运算器的第二端；所述第一D触发器的Q端连接于所述第二与运算器的第一端；所述第二D触发器的Qb端连接于所述第二与运算器的第二端；所述第二D触发器的Q端连接于所述第一与运算器的第一端；所述第一与运算器与所述第二与运算器的输出端连接于所述第一或运算器的输入端；所述第二D触发器的Q端输出为所述斩波时序控制信号。
另一方面，本发明还公开了一种用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，其特征在于：所述系统包括sigma-delta ADC、斩波时序控制器以及参考电压发生器；所述斩波时序控制器包括同或运算器；所述sigma-delta ADC的输出端连接于所述同或运算器的第一端；第一时序发生器的输出端连接于所述同或运算器的第二端；所述同或运算器的输出为斩波时序控制信号；将所述斩波时序控制信号做为参考电压发生器的时钟信号；将所述参考电压发生器的输出做为所述sigma-delta ADC的参考电压；其中，所述第一时序发生器的输出信号为Y[n]，n是表示离散时间的整数序列，n为自然数；所述Y[n]满足：当4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k时，Y[n]＝1；当(4*m+1)*k≤n＜(4*m+3)k时，Y[n]＝-1；其中m、k为任意正整数。
进一步地，所述sigma-delta ADC包括至少两级积分器。
进一步地，所述参考电压发生器包括第一斩波器和第一放大器；所述斩波时序控制信号做为所述第一斩波器的时钟信号和所述第一放大器的偏置电压；参考电压连接于所述第一斩波器的第一输入端；所述第一放大器的输出端连接于所述第一斩波器的第二输入端；所述第一放大器对所述第一斩波器的输出信号进行放大；所述第一放大器的输出为所述参考电压发生器的输出。
进一步地，m＝1，k＝1。
进一步地，m＝1，k＝1时，所述斩波时序控制信号由如下结构产生：第一D触发器，第二D触发器，第一与运算器，第二与运算器，第一或运算器；时钟信号连接于所述第一D触发器和第二D触发器的时钟端；上电复位信号连接于所述第一D触发器的R端和所述第二D触发器的S端；所述第一D触发器的Qb端连接于所述第一D触发器的D端以及所述第一与运算器的第二端；所述第一D触发器的Q端连接于所述第二与运算器的第一端；所述第二D触发器的Qb端连接于所述第二与运算器的第二端；所述第二D触发器的Q端连接于所述第一与运算器的第一端；所述第一与运算器与所述第二与运算器的输出端连接于所述第一或运算器的输入端；所述第二D触发器的Q端输出为所述斩波时序控制信号。
本发明提供的技术方案避免了参考电压所用放大器的斩波纹波(源于包括失调电压的低频噪声)与量化器数据流互调导致的信噪比降低问题；避免了放大器的失调电压经二阶调制器产生的残留失调电压。
附图说明
图1，现有技术中的集成参考电压发生器的Sigma-DeltaADC框图；
图2，包含斩波时序控制器的电路框图；
图3，选择m＝1，k＝1时的一种时序控制器；
图4，图3在不同Q[n]信号下的波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。基于本发明提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围
显而易见地，下面描述中的附图仅仅是本发明的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本发明应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本发明公开的内容相关的本领域的普通技术人员而言，在本发明揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本发明公开的内容不充分。
在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本发明所描述的实施例在不冲突的情况下，可以与其它实施例相结合。
除非另作定义，本发明所涉及的技术术语或者科学术语应当为本发明所属技术领域内具有一般技能的人士所理解的通常意义。本发明所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。
在现有技术中，解决互调效应问题的传统解决方法，是对参考电压发生器的输出电压进行低通滤波，滤除被调制到斩波及其谐波附近的低频噪声和低频失调电压，这样互调至低频的噪声能量也很小，可以被忽略。
但上述方法需要较高的滤波器成本。通过对斩波噪声与Sigma-deltaADC量化噪声的互调效应进行时域分析，可以得到相应的时域解决方案。斩波时钟的高或低电平，分别决定将放大器的低频噪声同相或者反相地输出至ΣΔADC，也即对应频域上把低频噪声调制到了斩波频率及其谐波附近。每一个积分相，电路将ΣΔADC量化器的输出电平反馈至输入积分级，根据输出电平的高或低，决定对参考电压进行反相积分或者同相积分。也就是，每个积分相，实际累积至积分器的噪声是同相还是反相是由斩波相位和量化器的输出电平共同决定的。如果一段时间内，这些被累积的同相、反相噪声刚好个数相等，则这些噪声对ΣΔADC的整体贡献为0，也即不再存在互调噪声。然而，当斩波时钟是一个与量化器输出数据不相关的时钟时，累积至积分器的同相或反相噪声个数显然未必是相等的，因此最终的噪声的贡献无法被抵消。
本发明通过改进斩波时序，使其跟随量化器输出电平的改变。设计的这种斩波时钟调制算法，可以保证一个ADC转换周期内，累积至输入级积分器的同相或反相噪声的个数相等，从而消除了互调噪声。
以上算法虽然可以保证参考电压缓冲器的低频噪声对第一级积分器的贡献为0，但是依然无法保证不对第二级积分器贡献噪声。这是因为第二级积分器是累积的第一级积分器的输出信号。例如，假设一个转换周期包含512个积分相，第一级积分器分别累积了256个同相的失调电压、256个反相的失调电压，虽然第一级积分器的最终输出不含该失调电压，但其前511个周期的输出皆为同相失调电压，这些电压对第二级积分器的总贡献量也是同相的，即累积产生了同相的残留失调电压。
为了解决现的技术中存在的问题，在一种实施方式中，公开了一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，
如图2所示，将所述sigma-delta ADC的输出端连接于同或运算器的第一端；将第一时序发生器的输出端连接于所述同或运算器的第二端；所述同或运算器的输出为斩波时序控制信号；将所述斩波时序控制信号做为参考电压发生器的时钟信号；将所述参考电压发生器的输出做为所述sigma-delta ADC的参考电压。
为了确保了参考电压缓冲器的低频噪声(包括低频失调电压)不会对第二级积分器造成误差，所设计的时序满足如下特征：
将所设计的控制斩波的时序函数记作CH[n]，n是表示离散时间的整数序列，n≥0,当CH[n]为1时表示接通斩波器的同相通道，当CH[n]＝-1时，表示接通斩波器的反相通道。将量化器的输出数据序列记作Q[n]，当Q[n]＝1时，积分器对参考电压进行反相积分，当Q[n]＝-1时，积分器对参考电压进行同相积分。Y[n]是CH[n]与Q[n]的乘积。设计合适的CH[n]，使得序列Y[n]满足：
当4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k时，Y[n]＝1(或-1)；
当(4*m+1)*k≤n＜(4*m+3)k时，Y[n]＝-1(或1)；
其中m、k为任意正整数，Y[n]的周期即为4*k。
可以证明得到，
Figure BDA0004060668960000061
也即每4*k个周期末，缓冲器的低频噪声对第一级积分器和第二级积分器的输出贡献都是0。
实现这样的CH[n]的方法即，第一步，设计出所期望的Y[n]时序发生器，1对应数字逻辑高电平，-1对应数字逻辑低电平；第二步，将Y[n]与Q[n]作同或逻辑操作，即可得到CH[n]。
在进一步的实施方式中，所述参考电压发生器为斩波放大器。
如图2所示，所述参考电压发生器包括第一斩波器和第一放大器；所述斩波时序控制信号做为所述第一斩波器的时钟信号和所述第一放大器的内部斩波器的时钟信号；参考电压连接于所述第一斩波器的第一输入端；所述第一放大器的输出端连接于所述第一斩波器的第二输入端；所述第一放大器对所述第一斩波器的输出信号进行放大；所述第一放大器的输出为所述参考电压发生器的输出。
优选的，选择m＝1，k＝1。此时Y[n]对应周期为4的1001(或0110)逻辑序列。图3为对应的时序控制器的具体实现。具体包括：
第一D触发器，第二D触发器，第一与运算器，第二与运算器，第一或运算器；时钟信号连接于所述第一D触发器和第二D触发器的时钟端；上电复位信号连接于所述第一D触发器的R端和所述第二D触发器的S端；所述第一D触发器的Qb端连接于所述第一D触发器的D端以及所述第一与运算器的第二端；所述第一D触发器的Q端连接于所述第二与运算器的第一端；所述第二D触发器的Qb端连接于所述第二与运算器的第二端；所述第二D触发器的Q端连接于所述第一与运算器的第一端；所述第一与运算器与所述第二与运算器的输出端连接于所述第一或运算器的输入端；所述第二D触发器的Q端输出为所述斩波时序控制信号。
如图4所示，为该控制器在不同Q[n]信号下的波形图。
在另一种实施方式中，如图2所示，本发明还公开了一种用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，所述系统包括sigma-delta ADC、斩波时序控制器以及参考电压发生器；所述斩波时序控制器包括同或运算器；所述sigma-delta ADC的输出端连接于所述同或运算器的第一端；第一时序发生器的输出端连接于所述同或运算器的第二端；所述同或运算器的输出为斩波时序控制信号；将所述斩波时序控制信号做为参考电压发生器的时钟信号；将所述参考电压发生器的输出做为所述sigma-delta ADC的参考电压；其中，所述第一时序发生器的输出信号为Y[n]，n是表示离散时间的整数序列，n为自然数；所述Y[n]满足：当4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k时，Y[n]＝1；当(4*m+1)*k≤n＜(4*m+3)k时，Y[n]＝-1；其中m、k为任意正整数。
如图3-4所示，为对用于sigma-delta ADC的参考电压发生器的斩波时序控制系统的进一步的优化，其具体原理与前述的用于sigma-delta ADC的参考电压发生器的斩波时序控制方法相同，此处不再详述，前述用于sigma-delta ADC的参考电压发生器的斩波时序控制方法的全部实施方式均可基于图2-4应用于本实施方式。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，其特征在于：将所述sigma-delta ADC的输出端连接于同或运算器的第一端；
将第一时序发生器的输出端连接于所述同或运算器的第二端；
所述同或运算器的输出为斩波时序控制信号；
将所述斩波时序控制信号做为参考电压发生器的时钟信号；
将所述参考电压发生器的输出做为所述sigma-delta ADC的参考电压；
其中，所述第一时序发生器的输出信号为Y[n]，n是表示离散时间的整数序列，n为自然数；
所述Y[n]满足：
当4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k时，Y[n]＝1；当(4*m+1)*k≤n＜(4*m+3)k时，Y[n]＝-1；其中m、k为任意正整数。
2.根据权利要求1所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，其特征在于：所述sigma-delta ADC包括至少两级积分器。
3.根据权利要求2所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，其特征在于：所述参考电压发生器包括第一斩波器和第一放大器；
所述斩波时序控制信号作为所述第一斩波器的时钟信号和所述第一放大器的内部斩波器的时钟信号；
参考电压连接于所述第一斩波器的第一输入端；
所述第一放大器的输出端连接于所述第一斩波器的第二输入端；
所述第一放大器对所述第一斩波器的输出信号进行放大；
所述第一放大器的输出为所述参考电压发生器的输出。
4.根据权利要求1所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，其特征在于：m＝1，k＝1。
5.根据权利要求4所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制方法，其特征在于：m＝1，k＝1时，所述斩波时序控制信号由如下结构产生：第一D触发器，第二D触发器，第一与运算器，第二与运算器，第一或运算器；
时钟信号连接于所述第一D触发器和第二D触发器的时钟端；
上电复位信号连接于所述第一D触发器的R端和所述第二D触发器的S端；
所述第一D触发器的Qb端连接于所述第一D触发器的D端以及所述第一与运算器的第二端；
所述第一D触发器的Q端连接于所述第二与运算器的第一端；
所述第二D触发器的Qb端连接于所述第二与运算器的第二端；
所述第二D触发器的Q端连接于所述第一与运算器的第一端；
所述第一与运算器与所述第二与运算器的输出端连接于所述第一或运算器的输入端；
所述第二D触发器的Q端输出为所述斩波时序控制信号。
6.一种用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，其特征在于：所述系统包括sigma-delta ADC、斩波时序控制器以及参考电压发生器；
所述斩波时序控制器包括同或运算器；
所述sigma-delta ADC的输出端连接于所述同或运算器的第一端；
第一时序发生器的输出端连接于所述同或运算器的第二端；
所述同或运算器的输出为斩波时序控制信号；
将所述斩波时序控制信号做为参考电压发生器的时钟信号；
将所述参考电压发生器的输出做为所述sigma-delta ADC的参考电压；
其中，所述第一时序发生器的输出信号为Y[n]，n是表示离散时间的整数序列，n为自然数；
所述Y[n]满足：
当4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k时，Y[n]＝1；当(4*m+1)*k≤n＜(4*m+3)k时，Y[n]＝-1；其中m、k为任意正整数。
7.根据权利要求6所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，所述sigma-delta ADC包括至少两级积分器。
8.根据权利要求7所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，其特征在于：所述参考电压发生器包括第一斩波器和第一放大器；
所述斩波时序控制信号作为所述第一斩波器的时钟信号和所述第一放大器的内部斩波器的时钟信号；
参考电压连接于所述第一斩波器的第一输入端；
所述第一放大器的输出端连接于所述第一斩波器的第二输入端；
所述第一放大器对所述第一斩波器的输出信号进行放大；
所述第一放大器的输出为所述参考电压发生器的输出。
9.根据权利要求6所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，其特征在于：m＝1，k＝1。
10.根据权利要求9所述的用于sigma-delta ADC的参考电压发生器的斩波时序控制系统，其特征在于：m＝1，k＝1时，所述斩波时序控制信号由如下结构产生：第一D触发器，第二D触发器，第一与运算器，第二与运算器，第一或运算器；
时钟信号连接于所述第一D触发器和第二D触发器的时钟端；
上电复位信号连接于所述第一D触发器的R端和所述第二D触发器的S端；
所述第一D触发器的Qb端连接于所述第一D触发器的D端以及所述第一与运算器的第二端；
所述第一D触发器的Q端连接于所述第二与运算器的第一端；
所述第二D触发器的Qb端连接于所述第二与运算器的第二端；
所述第二D触发器的Q端连接于所述第一与运算器的第一端；
所述第一与运算器与所述第二与运算器的输出端连接于所述第一或运算器的输入端；
所述第二D触发器的Q端输出为所述斩波时序控制信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
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CN118501536A (zh) * 2024-07-19 2024-08-16 南京君海数能科技有限公司 一种电流检测方法、装置及电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118501536A (zh) * 2024-07-19 2024-08-16 南京君海数能科技有限公司 一种电流检测方法、装置及电子设备

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