JPH0974355A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- JPH0974355A JPH0974355A JP22947195A JP22947195A JPH0974355A JP H0974355 A JPH0974355 A JP H0974355A JP 22947195 A JP22947195 A JP 22947195A JP 22947195 A JP22947195 A JP 22947195A JP H0974355 A JPH0974355 A JP H0974355A
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Abstract
(57)【要約】
【課題】 回路規模を大きくすることなく複数チャネル
のアナログ信号を処理可能なＡ／Ｄ変換器を提供する。 【解決手段】 積分手段１１は各チャネルに対応した積
分処理を順次実行する。積分値記憶手段１２，１２，…
は、各チャネルに対応した積分処理の結果を示す積分値
信号をスイッチ手段１５を介して受け取り、各チャネル
毎に記憶する。量子化手段１３は、各チャネルに対応し
た積分処理の結果を量子化し、各チャネルに対応したデ
ジタル信号を順次出力し、逆量子化手段１４は、このデ
ジタル信号を帰還アナログ信号に変換する。スイッチ手
段１５は、各チャネルに対応した入力アナログ信号、積
分値記憶手段に記憶された積分値信号および帰還アナロ
グ信号を積分手段１１に順次供給し、この結果得られる
積分値信号を積分値記憶手段１２に順次供給する。
のアナログ信号を処理可能なＡ／Ｄ変換器を提供する。 【解決手段】 積分手段１１は各チャネルに対応した積
分処理を順次実行する。積分値記憶手段１２，１２，…
は、各チャネルに対応した積分処理の結果を示す積分値
信号をスイッチ手段１５を介して受け取り、各チャネル
毎に記憶する。量子化手段１３は、各チャネルに対応し
た積分処理の結果を量子化し、各チャネルに対応したデ
ジタル信号を順次出力し、逆量子化手段１４は、このデ
ジタル信号を帰還アナログ信号に変換する。スイッチ手
段１５は、各チャネルに対応した入力アナログ信号、積
分値記憶手段に記憶された積分値信号および帰還アナロ
グ信号を積分手段１１に順次供給し、この結果得られる
積分値信号を積分値記憶手段１２に順次供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＣＭオーディ
オ等の分野において使用されるデルタシグマ変調型のア
ナログ／デジタル変換器に関する。
オ等の分野において使用されるデルタシグマ変調型のア
ナログ／デジタル変換器に関する。
【０００２】
【従来の技術】デルタシグマ変調型のＡ／Ｄ変換器の一
般的な構成を図１４〜図１６に例示する。まず、図１４
に示すＡ／Ｄ変換器は、１次のデルタシグマ変調を行う
ことによりＡ／Ｄ変換を行うものであり、減算部１と、
積分部２と、量子化部３と、逆量子化部４とを有してい
る。この構成において、一定のサンプリング周期毎に、
積分部２の積分値を量子化部３によって量子化し１ビッ
トのデジタル信号を出力する処理と、この出力デジタル
信号と等価な帰還アナログ信号を逆量子化部４によって
発生し、入力アナログ信号からこの帰還アナログ信号を
減算した信号を積分部２によって積分する処理が逐次実
行される。かかる処理が繰り返される結果、入力アナロ
グ信号によってパルス密度変調された１ビットのデジタ
ル信号が得られる。図１５および図１６は３次のデルタ
シグマ変調を行うタイプのＡ／Ｄ変換器の例を示すもの
であり、図１４に示すものと同様、減算部１、積分部
２、量子化部３および逆量子化部４を用いて構成されて
いる。なお、５は加算器である。
般的な構成を図１４〜図１６に例示する。まず、図１４
に示すＡ／Ｄ変換器は、１次のデルタシグマ変調を行う
ことによりＡ／Ｄ変換を行うものであり、減算部１と、
積分部２と、量子化部３と、逆量子化部４とを有してい
る。この構成において、一定のサンプリング周期毎に、
積分部２の積分値を量子化部３によって量子化し１ビッ
トのデジタル信号を出力する処理と、この出力デジタル
信号と等価な帰還アナログ信号を逆量子化部４によって
発生し、入力アナログ信号からこの帰還アナログ信号を
減算した信号を積分部２によって積分する処理が逐次実
行される。かかる処理が繰り返される結果、入力アナロ
グ信号によってパルス密度変調された１ビットのデジタ
ル信号が得られる。図１５および図１６は３次のデルタ
シグマ変調を行うタイプのＡ／Ｄ変換器の例を示すもの
であり、図１４に示すものと同様、減算部１、積分部
２、量子化部３および逆量子化部４を用いて構成されて
いる。なお、５は加算器である。
【０００３】
【発明が解決しようとする課題】ところで、オーディオ
装置等において複数チャネルのアナログ信号のＡ／Ｄ変
換が必要とされる場合がある。かかる場合、上述したよ
うなＡ／Ｄ変換器をチャネル数分だけ並設し、各Ａ／Ｄ
変換器により各チャネルに対応したＡ／Ｄ変換を行って
いた。このため、オディオ装置の信号処理系の回路が大
規模なものになってしまい、装置が高価になってしまう
という問題があった。また、このような複数チャネルの
Ａ／Ｄ変換を行う回路をＬＳＩ（大規模集積回路）によ
って構成する場合には、チップ面積が大きくなってしま
うため、ＬＳＩ自体が高価になってしまうという問題が
あった。
装置等において複数チャネルのアナログ信号のＡ／Ｄ変
換が必要とされる場合がある。かかる場合、上述したよ
うなＡ／Ｄ変換器をチャネル数分だけ並設し、各Ａ／Ｄ
変換器により各チャネルに対応したＡ／Ｄ変換を行って
いた。このため、オディオ装置の信号処理系の回路が大
規模なものになってしまい、装置が高価になってしまう
という問題があった。また、このような複数チャネルの
Ａ／Ｄ変換を行う回路をＬＳＩ（大規模集積回路）によ
って構成する場合には、チップ面積が大きくなってしま
うため、ＬＳＩ自体が高価になってしまうという問題が
あった。
【０００４】この発明は上述した事情に鑑みてなされた
ものであり、回路規模を大きくすることなく複数チャネ
ルのアナログ信号を処理可能なアナログ／デジタル変換
器を提供することを目的としている。
ものであり、回路規模を大きくすることなく複数チャネ
ルのアナログ信号を処理可能なアナログ／デジタル変換
器を提供することを目的としている。
【０００５】
【課題を解決するための手段】請求項１に係る発明は、
複数チャネルの入力アナログ信号を時分割制御によりデ
ジタル信号に順次変換するアナログ／デジタル変換器を
提供するものである。このアナログ／デジタル変換器
は、図１に示す構成を有するものであり、各チャネルに
対応した積分処理を順次実行する積分手段１１と、前記
各チャネルに対応した積分処理の結果を示す積分値信号
を各チャネル毎に記憶する複数の積分値記憶手段１２，
１２，…と、前記各チャネルに対応した積分処理の結果
を量子化することにより各チャネルに対応したデジタル
信号を順次出力する量子化手段１３と、前記デジタル信
号を帰還アナログ信号に変換する逆量子化手段１４と、
前記各チャネルに対応した積分処理が行われる毎に、前
記積分手段の積分処理の結果を初期化し、当該チャネル
に対応した入力アナログ信号、積分値記憶手段に記憶さ
れた積分値信号および帰還アナログ信号を前記積分手段
に供給して積分処理を行わせ、該積分処理によって得ら
れる積分値信号を当該チャネルに対応した積分値記憶手
段に供給するスイッチ手段１５とを具備するものであ
る。
複数チャネルの入力アナログ信号を時分割制御によりデ
ジタル信号に順次変換するアナログ／デジタル変換器を
提供するものである。このアナログ／デジタル変換器
は、図１に示す構成を有するものであり、各チャネルに
対応した積分処理を順次実行する積分手段１１と、前記
各チャネルに対応した積分処理の結果を示す積分値信号
を各チャネル毎に記憶する複数の積分値記憶手段１２，
１２，…と、前記各チャネルに対応した積分処理の結果
を量子化することにより各チャネルに対応したデジタル
信号を順次出力する量子化手段１３と、前記デジタル信
号を帰還アナログ信号に変換する逆量子化手段１４と、
前記各チャネルに対応した積分処理が行われる毎に、前
記積分手段の積分処理の結果を初期化し、当該チャネル
に対応した入力アナログ信号、積分値記憶手段に記憶さ
れた積分値信号および帰還アナログ信号を前記積分手段
に供給して積分処理を行わせ、該積分処理によって得ら
れる積分値信号を当該チャネルに対応した積分値記憶手
段に供給するスイッチ手段１５とを具備するものであ
る。
【０００６】このアナログ／デジタル変換器によれば、
時分割制御の下、積分手段１１により各チャネルに対応
した積分処理が逐次実行される。ここで、複数チャネル
に対応した積分処理を順次実行する場合には、一のチャ
ネルに対応した積分処理が他のチャネルに対応した積分
処理によって中断されることとなる。しかしながら、本
発明においては、あるチャネルに対応した積分処理が中
断される際にその積分処理の結果を示す積分値信号が積
分値記憶手段１２によって記憶され、当該チャネルに対
応した積分処理が再開される際にはその積分値信号が積
分手段１１に供給されるため、当該チャネルに対応した
積分処理は中断が生じるにも拘わらず正常に実行される
のである。
時分割制御の下、積分手段１１により各チャネルに対応
した積分処理が逐次実行される。ここで、複数チャネル
に対応した積分処理を順次実行する場合には、一のチャ
ネルに対応した積分処理が他のチャネルに対応した積分
処理によって中断されることとなる。しかしながら、本
発明においては、あるチャネルに対応した積分処理が中
断される際にその積分処理の結果を示す積分値信号が積
分値記憶手段１２によって記憶され、当該チャネルに対
応した積分処理が再開される際にはその積分値信号が積
分手段１１に供給されるため、当該チャネルに対応した
積分処理は中断が生じるにも拘わらず正常に実行される
のである。
【０００７】請求項２に係る発明は、請求項１に係る発
明において、図２に示すように、各積分値記憶手段１
２，１２，…に、積分値信号を記憶するためのキャパシ
タ１２Ｃを少なくとも２個備えたものである。この構成
において、スイッチ手段１５は、各チャネル毎に、当該
チャネルに対応した積分値信号を当該チャネルに対応し
た積分値記憶手段の一のキャパシタ１２Ｃから前記積分
手段に供給する処理と、前記積分手段から得られる当該
チャネルに対応した積分値信号を当該チャネルに対応し
た積分値記憶手段の他の一のキャパシタ１２Ｃに供給す
る処理とを同時に実行する。
明において、図２に示すように、各積分値記憶手段１
２，１２，…に、積分値信号を記憶するためのキャパシ
タ１２Ｃを少なくとも２個備えたものである。この構成
において、スイッチ手段１５は、各チャネル毎に、当該
チャネルに対応した積分値信号を当該チャネルに対応し
た積分値記憶手段の一のキャパシタ１２Ｃから前記積分
手段に供給する処理と、前記積分手段から得られる当該
チャネルに対応した積分値信号を当該チャネルに対応し
た積分値記憶手段の他の一のキャパシタ１２Ｃに供給す
る処理とを同時に実行する。
【０００８】本発明によれば、少ないタイムスロット数
で複数チャネルに対応したＡ／Ｄ変換をすることができ
るという利点がある。
で複数チャネルに対応したＡ／Ｄ変換をすることができ
るという利点がある。
【０００９】請求項３に係る発明は、請求項１に係る発
明において、図３に示すように、各チャネル毎に入力ア
ナログ信号をサンプリングする入力スイッチドキャパシ
タ手段１６，１６，…を有し、各入力スイッチドキャパ
シタ手段によって同一タイミングでサンプリングされた
入力アナログ信号を各チャネル毎に前記積分手段に順次
供給するようにしたものである。
明において、図３に示すように、各チャネル毎に入力ア
ナログ信号をサンプリングする入力スイッチドキャパシ
タ手段１６，１６，…を有し、各入力スイッチドキャパ
シタ手段によって同一タイミングでサンプリングされた
入力アナログ信号を各チャネル毎に前記積分手段に順次
供給するようにしたものである。
【００１０】本発明によれば、複数チャネルの入力アナ
ログ信号を同一タイミングでサンプリングしＡ／Ｄ変換
をすることができるという利点がある。
ログ信号を同一タイミングでサンプリングしＡ／Ｄ変換
をすることができるという利点がある。
【００１１】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００１２】Ａ．実施形態の構成 図４はこの発明の一実施形態であるデルタシグマ型Ａ／
Ｄ変換器の構成を示すブロック図である。このＡ／Ｄ変
換器は、２チャネルの入力アナログ信号Ａｉｎ１および
Ａｉｎ２のＡ／Ｄ変換を並列実行するものである。これ
らの入力アナログ信号は平衡信号であり、第１チャネル
の入力アナログ信号Ａｉｎ１は正相信号Ａｉｎ１Ｐおよ
び逆相信号Ａｉｎ１Ｎによって構成されており、第２チ
ャネルの入力アナログ信号Ａｉｎ２は正相信号Ａｉｎ２
Ｐおよび逆相信号Ａｉｎ２Ｎによって構成されている。
Ｄ変換器の構成を示すブロック図である。このＡ／Ｄ変
換器は、２チャネルの入力アナログ信号Ａｉｎ１および
Ａｉｎ２のＡ／Ｄ変換を並列実行するものである。これ
らの入力アナログ信号は平衡信号であり、第１チャネル
の入力アナログ信号Ａｉｎ１は正相信号Ａｉｎ１Ｐおよ
び逆相信号Ａｉｎ１Ｎによって構成されており、第２チ
ャネルの入力アナログ信号Ａｉｎ２は正相信号Ａｉｎ２
Ｐおよび逆相信号Ａｉｎ２Ｎによって構成されている。
【００１３】クロック回路８０は、このＡ／Ｄ変換器内
の各部の動作タイミングを制御する手段であり、かかる
タイミング制御に必要なクロックａ，ｂ，ｄ，ａｃ，ｂ
ｄ，ｂ１，ｄ１，ｂ２およびｄ２を出力する。これらの
クロックの波形を図５のタイミングチャートに示す。
の各部の動作タイミングを制御する手段であり、かかる
タイミング制御に必要なクロックａ，ｂ，ｄ，ａｃ，ｂ
ｄ，ｂ１，ｄ１，ｂ２およびｄ２を出力する。これらの
クロックの波形を図５のタイミングチャートに示す。
【００１４】入力スイッチドキャパシタ部１１〜１４
は、各々入力アナログ信号のレベルに応じた電流を出力
する手段である。上述した各入力アナログ信号のうち第
１チャネルの正相信号Ａｉｎ１Ｐは入力スイッチドキャ
パシタ部１１へ、第２チャネルの正相信号Ａｉｎ２Ｐは
入力スイッチドキャパシタ部１２へ、第１チャネルの逆
相信号Ａｉｎ１Ｎは入力スイッチドキャパシタ部１３
へ、第２チャネルの逆相信号Ａｉｎ２Ｎは入力スイッチ
ドキャパシタ部１４へ各々供給される。また、入力スイ
ッチドキャパシタ部１１および１２から出力される各電
流は共通の信号線ＬＰ（以下、正相入力線ＬＰとい
う。）に順次供給され、一方、入力スイッチドキャパシ
タ部１３および１４から出力される各電流も共通の信号
線ＬＮ（以下、逆相入力線ＬＮという。）に順次供給さ
れる。
は、各々入力アナログ信号のレベルに応じた電流を出力
する手段である。上述した各入力アナログ信号のうち第
１チャネルの正相信号Ａｉｎ１Ｐは入力スイッチドキャ
パシタ部１１へ、第２チャネルの正相信号Ａｉｎ２Ｐは
入力スイッチドキャパシタ部１２へ、第１チャネルの逆
相信号Ａｉｎ１Ｎは入力スイッチドキャパシタ部１３
へ、第２チャネルの逆相信号Ａｉｎ２Ｎは入力スイッチ
ドキャパシタ部１４へ各々供給される。また、入力スイ
ッチドキャパシタ部１１および１２から出力される各電
流は共通の信号線ＬＰ（以下、正相入力線ＬＰとい
う。）に順次供給され、一方、入力スイッチドキャパシ
タ部１３および１４から出力される各電流も共通の信号
線ＬＮ（以下、逆相入力線ＬＮという。）に順次供給さ
れる。
【００１５】各入力スイッチドキャパシタ部の構成につ
いて説明すると、まず、入力スイッチドキャパシタ部１
１は、キャパシタＣ１と４個のアナログスイッチＳ１１
１〜Ｓ１１４を有している。
いて説明すると、まず、入力スイッチドキャパシタ部１
１は、キャパシタＣ１と４個のアナログスイッチＳ１１
１〜Ｓ１１４を有している。
【００１６】ここで、アナログスイッチＳ１１１および
Ｓ１１３は、クロックａにより導通状態とされる。これ
らのアナログスイッチが導通状態となることにより、ア
ナログスイッチＳ１１１→キャパシタＣ１→アナログス
イッチＳ１１３→基準電源Ｖｒｅｆという信号経路が形
成され、この信号経路を介すことにより信号Ａｉｎ１Ｐ
のレベルに応じた電荷がキャパシタＣ１に保持される。
Ｓ１１３は、クロックａにより導通状態とされる。これ
らのアナログスイッチが導通状態となることにより、ア
ナログスイッチＳ１１１→キャパシタＣ１→アナログス
イッチＳ１１３→基準電源Ｖｒｅｆという信号経路が形
成され、この信号経路を介すことにより信号Ａｉｎ１Ｐ
のレベルに応じた電荷がキャパシタＣ１に保持される。
【００１７】また、アナログスイッチＳ１１２およびＳ
１１４は、クロックｂが出力されることにより導通状態
とされる。これらのアナログスイッチが導通状態とされ
ることにより、基準電源Ｖｒｅｆ→アナログスイッチＳ
１１２→キャパシタＣ１→アナログスイッチＳ１１４→
正相入力線ＬＰという信号経路が形成され、この信号経
路を介すことにより、キャパシタＣ１に保持された電荷
が正相入力線ＬＰに供給される。
１１４は、クロックｂが出力されることにより導通状態
とされる。これらのアナログスイッチが導通状態とされ
ることにより、基準電源Ｖｒｅｆ→アナログスイッチＳ
１１２→キャパシタＣ１→アナログスイッチＳ１１４→
正相入力線ＬＰという信号経路が形成され、この信号経
路を介すことにより、キャパシタＣ１に保持された電荷
が正相入力線ＬＰに供給される。
【００１８】クロックａおよびｂは、図５に示すよう
に、各々一定時間間隔で交互に出力される。このため、
アナログ信号Ａｉｎ１Ｐのレベルに応じた電荷がキャパ
シタＣ１に保持される動作とこの電荷が正相入力線ＬＰ
に供給される動作が一定時間間隔で繰り返され、これに
よりアナログ信号Ａｉｎ１Ｐのレベルに応じた電流が正
相入力線ＬＰに出力されることとなる。
に、各々一定時間間隔で交互に出力される。このため、
アナログ信号Ａｉｎ１Ｐのレベルに応じた電荷がキャパ
シタＣ１に保持される動作とこの電荷が正相入力線ＬＰ
に供給される動作が一定時間間隔で繰り返され、これに
よりアナログ信号Ａｉｎ１Ｐのレベルに応じた電流が正
相入力線ＬＰに出力されることとなる。
【００１９】他の入力サンプルホールド回路１２〜１４
も、入力サンプルホールド回路１１と同様な構成であ
り、入力アナログ信号のレベルに応じた電荷を保持する
キャパシタＣ１１、Ｃ５およびＣ１５を各々有してい
る。また、各入力サンプルホールド回路１２〜１４は、
入力アナログ信号をキャパシタに印加させる信号経路お
よびキャパシタに保持された電荷を正相入力線または逆
相入力線に出力させる信号経路を形成するための４個の
アナログスイッチを各々有している。ただし、入力サン
プルホールド回路１２および１４における後者の信号経
路を形成するための２個のアナログスイッチは、クロッ
クｂではなくクロックｄによって導通状態とされるよう
になっている。
も、入力サンプルホールド回路１１と同様な構成であ
り、入力アナログ信号のレベルに応じた電荷を保持する
キャパシタＣ１１、Ｃ５およびＣ１５を各々有してい
る。また、各入力サンプルホールド回路１２〜１４は、
入力アナログ信号をキャパシタに印加させる信号経路お
よびキャパシタに保持された電荷を正相入力線または逆
相入力線に出力させる信号経路を形成するための４個の
アナログスイッチを各々有している。ただし、入力サン
プルホールド回路１２および１４における後者の信号経
路を形成するための２個のアナログスイッチは、クロッ
クｂではなくクロックｄによって導通状態とされるよう
になっている。
【００２０】積分部４０は、差動増幅器４１と、積分用
キャパシタＣ４およびＣ８と、初期化用アナログスイッ
チＳ４０１およびＳ４０２とにより構成されている。こ
こで、差動増幅器４１の正転入力端ＩＰは正相入力線Ｌ
Ｐに接続されており、反転入力端ＩＮは逆相入力線ＬＮ
に接続されている。積分用キャパシタＣ４およびＣ８
は、差動増幅器４１の正転入力端ＩＰと反転出力端ＯＮ
との間および反転入力端ＩＮと正転出力端ＯＰとの間に
各々介挿されている。また、差動増幅器４１の反転出力
端ＯＮおよび正転出力端ＯＰは各々信号線ＭＰおよびＭ
Ｎ（以下、正相出力線ＭＰおよび逆相出力線ＭＮとい
う。）に接続されている。
キャパシタＣ４およびＣ８と、初期化用アナログスイッ
チＳ４０１およびＳ４０２とにより構成されている。こ
こで、差動増幅器４１の正転入力端ＩＰは正相入力線Ｌ
Ｐに接続されており、反転入力端ＩＮは逆相入力線ＬＮ
に接続されている。積分用キャパシタＣ４およびＣ８
は、差動増幅器４１の正転入力端ＩＰと反転出力端ＯＮ
との間および反転入力端ＩＮと正転出力端ＯＰとの間に
各々介挿されている。また、差動増幅器４１の反転出力
端ＯＮおよび正転出力端ＯＰは各々信号線ＭＰおよびＭ
Ｎ（以下、正相出力線ＭＰおよび逆相出力線ＭＮとい
う。）に接続されている。
【００２１】以上の構成により、差動増幅器４１の正転
入力端ＩＰおよび反転入力端ＩＮの電位を基準電源Ｖｒ
ｅｆのレベルに維持した状態で両入力端から入力される
信号の積分が行われ、正相入力線ＬＰを介して供給され
る全電荷が積分用キャパシタＣ４に蓄積され、逆相入力
線ＬＮを介して供給される全電荷が積分用キャパシタＣ
８に蓄積される。この結果、積分値に相当する電圧が差
動増幅器４１の反転出力端ＯＮおよび正転出力端ＯＰ間
に出力される。この積分値に相当する出力電圧は、正相
出力線ＭＰおよび逆相出力線ＭＮにより、正相成分に相
当するものと逆相成分に相当するものに分離されて各部
に供給される。
入力端ＩＰおよび反転入力端ＩＮの電位を基準電源Ｖｒ
ｅｆのレベルに維持した状態で両入力端から入力される
信号の積分が行われ、正相入力線ＬＰを介して供給され
る全電荷が積分用キャパシタＣ４に蓄積され、逆相入力
線ＬＮを介して供給される全電荷が積分用キャパシタＣ
８に蓄積される。この結果、積分値に相当する電圧が差
動増幅器４１の反転出力端ＯＮおよび正転出力端ＯＰ間
に出力される。この積分値に相当する出力電圧は、正相
出力線ＭＰおよび逆相出力線ＭＮにより、正相成分に相
当するものと逆相成分に相当するものに分離されて各部
に供給される。
【００２２】また、初期化用アナログスイッチＳ４０１
およびＳ４０２は積分用キャパシタＣ４およびＣ８に対
し各々並列接続されている。これらの初期化用アナログ
スイッチＳ４０１およびＳ４０２は、クロックａｃによ
って導通状態とされるものであり、積分用キャパシタＣ
４およびＣ８の両端を短絡し、積分値を０とする手段と
して使用される。
およびＳ４０２は積分用キャパシタＣ４およびＣ８に対
し各々並列接続されている。これらの初期化用アナログ
スイッチＳ４０１およびＳ４０２は、クロックａｃによ
って導通状態とされるものであり、積分用キャパシタＣ
４およびＣ８の両端を短絡し、積分値を０とする手段と
して使用される。
【００２３】この積分部４０は、時分割制御の下、第１
チャネルの入力アナログ信号Ａｉｎ１（＝Ａｉｎ１Ｐ，
Ａｉｎ１Ｎ）を対象とした積分処理と第２チャネルの入
力アナログ信号Ａｉｎ２（＝Ａｉｎ２Ｐ，Ａｉｎ２Ｎ）
を対象とした積分処理とを順次交互に実行するものであ
る。このような積分処理の時分割制御を可能にするた
め、本実施形態においては、以下の手段を講じている。
チャネルの入力アナログ信号Ａｉｎ１（＝Ａｉｎ１Ｐ，
Ａｉｎ１Ｎ）を対象とした積分処理と第２チャネルの入
力アナログ信号Ａｉｎ２（＝Ａｉｎ２Ｐ，Ａｉｎ２Ｎ）
を対象とした積分処理とを順次交互に実行するものであ
る。このような積分処理の時分割制御を可能にするた
め、本実施形態においては、以下の手段を講じている。
【００２４】ａ．第１チャネル（第２チャネル）に対応
した積分処理を中断する場合には、積分部４０の積分値
を０に初期化し、第２チャネル（第１チャネル）に対応
した積分処理に積分部４０を引き渡す。上述した初期化
アナログスイッチＳ４０１およびＳ４０２は、この役割
を果す手段である。
した積分処理を中断する場合には、積分部４０の積分値
を０に初期化し、第２チャネル（第１チャネル）に対応
した積分処理に積分部４０を引き渡す。上述した初期化
アナログスイッチＳ４０１およびＳ４０２は、この役割
を果す手段である。
【００２５】ｂ．上記第１チャネル（第２チャネル）に
対応した積分処理の中断の際、その中断時点までに得ら
れた積分値を記憶しておく。そして、第１チャネル（第
２チャネル）に対応した積分処理を再開する際には、そ
の積分値を積分部４０に与え、中断時点の状態から積分
処理を再開する。これを可能にするための手段が、図４
における第１積分値記憶部２１〜２４および第２積分値
記憶部３１〜３４である。
対応した積分処理の中断の際、その中断時点までに得ら
れた積分値を記憶しておく。そして、第１チャネル（第
２チャネル）に対応した積分処理を再開する際には、そ
の積分値を積分部４０に与え、中断時点の状態から積分
処理を再開する。これを可能にするための手段が、図４
における第１積分値記憶部２１〜２４および第２積分値
記憶部３１〜３４である。
【００２６】これらの積分値記憶部は、積分部４０が行
う各チャネルに対応した積分処理毎に積分値を表す信号
を記憶する手段であり、第１積分値記憶部２１および第
２積分値記憶部３１は第１チャネルの積分値に対応した
正相の信号を、第１積分値記憶部２２および第２積分値
記憶部３２は第２チャネルの積分値に対応した正相の信
号を、第１積分値記憶部２３および第２積分値記憶部３
３は第１チャネルの積分値に対応した逆相の信号を、第
１積分値記憶部２４および第２積分値記憶部３４は第２
チャネルの積分値に対応した逆相の信号を各々記憶す
る。
う各チャネルに対応した積分処理毎に積分値を表す信号
を記憶する手段であり、第１積分値記憶部２１および第
２積分値記憶部３１は第１チャネルの積分値に対応した
正相の信号を、第１積分値記憶部２２および第２積分値
記憶部３２は第２チャネルの積分値に対応した正相の信
号を、第１積分値記憶部２３および第２積分値記憶部３
３は第１チャネルの積分値に対応した逆相の信号を、第
１積分値記憶部２４および第２積分値記憶部３４は第２
チャネルの積分値に対応した逆相の信号を各々記憶す
る。
【００２７】各積分値記憶部の構成について説明する
と、まず、第１積分値記憶部２１は、上述した入力スイ
ッチドキャパシタ部と同様、キャパシタＣ２と４個のア
ナログスイッチＳ２１１〜Ｓ２１４によって構成されて
いる。ここで、アナログスイッチＳ２１１およびＳ２１
３は、クロックｂ２が与えられることにより導通状態と
される。これらのアナログスイッチが導通状態となるこ
とにより、正相出力線ＭＰ→アナログスイッチＳ２１１
→キャパシタＣ２→アナログスイッチＳ２１３→基準電
源Ｖｒｅｆという信号経路が形成される。そして、この
信号経路を介すことにより、積分値を表す信号の正相成
分に相当する電荷がキャパシタＣ２に保持されることと
なる。また、アナログスイッチＳ２１２およびＳ２１４
は、クロックｂ１により導通状態とされる。これらのア
ナログスイッチが導通状態とされることにより、基準電
源Ｖｒｅｆ→アナログスイッチＳ２１２→キャパシタＣ
２→アナログスイッチＳ２１４→正相入力線ＬＰという
信号経路が形成される。この信号経路を介すことによ
り、キャパシタＣ２に保持された電荷が極性の反転され
た状態で正相入力線ＬＰに供給される。このように、ク
ロックｂ２が出力されることによって積分値のサンプリ
ングが行われ、クロックｂ１が出力されることにより当
該積分値と等価な電荷が極性の反転した状態で正相入力
線ＬＰに供給されるのである。
と、まず、第１積分値記憶部２１は、上述した入力スイ
ッチドキャパシタ部と同様、キャパシタＣ２と４個のア
ナログスイッチＳ２１１〜Ｓ２１４によって構成されて
いる。ここで、アナログスイッチＳ２１１およびＳ２１
３は、クロックｂ２が与えられることにより導通状態と
される。これらのアナログスイッチが導通状態となるこ
とにより、正相出力線ＭＰ→アナログスイッチＳ２１１
→キャパシタＣ２→アナログスイッチＳ２１３→基準電
源Ｖｒｅｆという信号経路が形成される。そして、この
信号経路を介すことにより、積分値を表す信号の正相成
分に相当する電荷がキャパシタＣ２に保持されることと
なる。また、アナログスイッチＳ２１２およびＳ２１４
は、クロックｂ１により導通状態とされる。これらのア
ナログスイッチが導通状態とされることにより、基準電
源Ｖｒｅｆ→アナログスイッチＳ２１２→キャパシタＣ
２→アナログスイッチＳ２１４→正相入力線ＬＰという
信号経路が形成される。この信号経路を介すことによ
り、キャパシタＣ２に保持された電荷が極性の反転され
た状態で正相入力線ＬＰに供給される。このように、ク
ロックｂ２が出力されることによって積分値のサンプリ
ングが行われ、クロックｂ１が出力されることにより当
該積分値と等価な電荷が極性の反転した状態で正相入力
線ＬＰに供給されるのである。
【００２８】第２積分値記憶部３１も、上記第１積分値
記憶部２１と全く同様な構成であり、キャパシタＣ３と
４個のアナログスイッチＳ３１１〜Ｓ３１４を有してい
る。ただし、第２積分値記憶部３１において積分値の正
相成分に相当する電圧をキャパシタＣ３に印加するため
の信号経路は、クロックｂ１によってアナログスイッチ
Ｓ３１１およびＳ３１３が導通状態とされることによっ
て形成される。また、キャパシタＣ３に保持された電荷
を正相入力線ＬＰに供給するための信号経路は、クロッ
クｂ２によってアナログスイッチＳ３１２およびＳ３１
４が導通状態とされることによって形成される。
記憶部２１と全く同様な構成であり、キャパシタＣ３と
４個のアナログスイッチＳ３１１〜Ｓ３１４を有してい
る。ただし、第２積分値記憶部３１において積分値の正
相成分に相当する電圧をキャパシタＣ３に印加するため
の信号経路は、クロックｂ１によってアナログスイッチ
Ｓ３１１およびＳ３１３が導通状態とされることによっ
て形成される。また、キャパシタＣ３に保持された電荷
を正相入力線ＬＰに供給するための信号経路は、クロッ
クｂ２によってアナログスイッチＳ３１２およびＳ３１
４が導通状態とされることによって形成される。
【００２９】このように第１積分値記憶部２１と第２積
分値記憶部３１とではクロックｂ１およびｂ２の果す役
割が入替わっている。このため、クロックｂ２が出力さ
れることにより、正相出力線ＭＰ上の電圧が第１積分値
記憶部２１のキャパシタＣ２に印加されると同時に第２
積分値３１のキャパシタＣ３に保持された電荷が正相入
力線ＬＰへ供給される。また、クロックｂ１が出力され
ることにより、正相出力線ＭＰ上の電圧が第２積分値記
憶部３１のキャパシタＣ３に印加されると同時に第１積
分値２１のキャパシタＣ２に保持された電荷が正相入力
線ＬＰへ供給されることとなる。
分値記憶部３１とではクロックｂ１およびｂ２の果す役
割が入替わっている。このため、クロックｂ２が出力さ
れることにより、正相出力線ＭＰ上の電圧が第１積分値
記憶部２１のキャパシタＣ２に印加されると同時に第２
積分値３１のキャパシタＣ３に保持された電荷が正相入
力線ＬＰへ供給される。また、クロックｂ１が出力され
ることにより、正相出力線ＭＰ上の電圧が第２積分値記
憶部３１のキャパシタＣ３に印加されると同時に第１積
分値２１のキャパシタＣ２に保持された電荷が正相入力
線ＬＰへ供給されることとなる。
【００３０】他の積分値記憶部も、これらの第１積分値
記憶部２１および第２積分値記憶部３１と全く同様であ
り、１個のキャパシタと４個のアナログスイッチとによ
り構成されている。各キャパシタの名称および各アナロ
グスイッチの導通制御を行うクロックの名称は図示の通
りである。
記憶部２１および第２積分値記憶部３１と全く同様であ
り、１個のキャパシタと４個のアナログスイッチとによ
り構成されている。各キャパシタの名称および各アナロ
グスイッチの導通制御を行うクロックの名称は図示の通
りである。
【００３１】１ビットＡＤＣ部５０は、積分部４０から
得られる積分値を量子化するための手段であり、２個の
キャパシタＣ１８およびＣ１９と、６個のアナログスイ
ッチＳ５０１〜Ｓ５０６と、比較器５１により構成され
ている。
得られる積分値を量子化するための手段であり、２個の
キャパシタＣ１８およびＣ１９と、６個のアナログスイ
ッチＳ５０１〜Ｓ５０６と、比較器５１により構成され
ている。
【００３２】ここで、アナログスイッチＳ５０１、Ｓ５
０３、Ｓ５０４およびＳ５０６は、クロックｂｄにより
導通状態とされる。これらのアナログスイッチが導通状
態となることにより、正相出力線ＭＰ→アナログスイッ
チＳ５０１→キャパシタＣ１８→アナログスイッチＳ５
０３→基準電源Ｖｒｅｆという信号経路と、逆相出力線
ＭＮ→アナログスイッチＳ５０４→キャパシタＣ１９→
アナログスイッチＳ５０６→基準電源Ｖｒｅｆという信
号経路が形成される。そして、前者の信号経路を介すこ
とにより積分値の正相成分に相当する電圧がキャパシタ
Ｃ１８に印加され、後者の信号経路を介すことにより積
分値の逆相成分に相当する電圧がキャパシタＣ１９に印
加されることとなる。そして、クロックｂｄが立ち下が
り、アナログスイッチＳ５０１、Ｓ５０３、Ｓ５０４お
よびＳ５０６が開放状態となると、キャパシタＣ１８お
よびＣ１９は、その時点における印加電圧を保持する。
０３、Ｓ５０４およびＳ５０６は、クロックｂｄにより
導通状態とされる。これらのアナログスイッチが導通状
態となることにより、正相出力線ＭＰ→アナログスイッ
チＳ５０１→キャパシタＣ１８→アナログスイッチＳ５
０３→基準電源Ｖｒｅｆという信号経路と、逆相出力線
ＭＮ→アナログスイッチＳ５０４→キャパシタＣ１９→
アナログスイッチＳ５０６→基準電源Ｖｒｅｆという信
号経路が形成される。そして、前者の信号経路を介すこ
とにより積分値の正相成分に相当する電圧がキャパシタ
Ｃ１８に印加され、後者の信号経路を介すことにより積
分値の逆相成分に相当する電圧がキャパシタＣ１９に印
加されることとなる。そして、クロックｂｄが立ち下が
り、アナログスイッチＳ５０１、Ｓ５０３、Ｓ５０４お
よびＳ５０６が開放状態となると、キャパシタＣ１８お
よびＣ１９は、その時点における印加電圧を保持する。
【００３３】また、アナログスイッチＳ５０２およびＳ
５０５は、クロックａｃがハイレベルとなることにより
導通状態とされる。これらのアナログスイッチが導通状
態とされる結果、基準電源Ｖｒｅｆ→アナログスイッチ
Ｓ５０２→キャパシタＣ１８→比較器５１の反転入力端
という信号経路と、基準電源Ｖｒｅｆ→アナログスイッ
チＳ５０４→キャパシタＣ１９→比較器５１の正転入力
端という信号経路とが形成される。そして、これらの信
号経路を介すことにより、キャパシタＣ１８およびＣ１
９によって保持された各電圧が、各々極性が反転され、
比較器５１の反転入力端および正転入力端に各々供給さ
れる。
５０５は、クロックａｃがハイレベルとなることにより
導通状態とされる。これらのアナログスイッチが導通状
態とされる結果、基準電源Ｖｒｅｆ→アナログスイッチ
Ｓ５０２→キャパシタＣ１８→比較器５１の反転入力端
という信号経路と、基準電源Ｖｒｅｆ→アナログスイッ
チＳ５０４→キャパシタＣ１９→比較器５１の正転入力
端という信号経路とが形成される。そして、これらの信
号経路を介すことにより、キャパシタＣ１８およびＣ１
９によって保持された各電圧が、各々極性が反転され、
比較器５１の反転入力端および正転入力端に各々供給さ
れる。
【００３４】比較器５１は、通常の比較器とラッチとを
組合せて構成されたものであり、クロックａｃが与えら
れる毎に、その時点における反転入力端および正転入力
端の各入力電圧を比較し、その結果を１ビットのデジタ
ル信号ＯＵＴとして出力する。このデジタル信号ＯＵＴ
は、帰還クロック生成部６０および後続のデジタルフィ
ルタ（図示略）等に供給される。
組合せて構成されたものであり、クロックａｃが与えら
れる毎に、その時点における反転入力端および正転入力
端の各入力電圧を比較し、その結果を１ビットのデジタ
ル信号ＯＵＴとして出力する。このデジタル信号ＯＵＴ
は、帰還クロック生成部６０および後続のデジタルフィ
ルタ（図示略）等に供給される。
【００３５】帰還クロック生成部６０は、クロックａｃ
に同期して比較器５０の出力デジタル信号を取り込み、
このデジタル信号が“０”である場合にはクロックｂｄ
と同期したタイミングでクロックＨｂｄを出力し、
“１”である場合にはクロックｂｄと同期したタイミン
グでクロックＬｂｄを出力する。
に同期して比較器５０の出力デジタル信号を取り込み、
このデジタル信号が“０”である場合にはクロックｂｄ
と同期したタイミングでクロックＨｂｄを出力し、
“１”である場合にはクロックｂｄと同期したタイミン
グでクロックＬｂｄを出力する。
【００３６】１ビットＤＡＣ部７０は、上記デジタル信
号ＯＵＴに対応した帰還アナログ信号を生成するための
手段であり、キャパシタＣ９およびＣ１０と、アナログ
スイッチＳ７０１〜Ｓ７１０によって構成されている。
ここで、アナログスイッチＳ７０２、Ｓ７０３、Ｓ７０
４およびＳ７０６は、クロックａｃにより導通状態とさ
れる。これらのアナログスイッチが導通状態とされる結
果、キャパシタＣ９の両端が基準電源Ｖｒｅｆに接続さ
れ、キャパシタＣ１０は基準電源Ｖｒｅｆと接地線との
間に接続される。従って、クロックａｃが１回発生され
ることにより、キャパシタＣ９には０Ｖが、キャパシタ
Ｃ１０には電圧Ｖｒｅｆが各々保持されることとなる。
また、アナログスイッチＳ７０１およびＳ７０５は、ク
ロックｂｄにより導通状態とされる。この結果、キャパ
シタＣ９の一端が接地され、同キャパシタＣ９の他端か
ら０Ｖが出力される。また、キャパシタＣ１０の一端が
基準電源Ｖｒｅｆに接続されるため、同キャパシタＣ９
の他端から電圧２Ｖｒｅｆが出力される。
号ＯＵＴに対応した帰還アナログ信号を生成するための
手段であり、キャパシタＣ９およびＣ１０と、アナログ
スイッチＳ７０１〜Ｓ７１０によって構成されている。
ここで、アナログスイッチＳ７０２、Ｓ７０３、Ｓ７０
４およびＳ７０６は、クロックａｃにより導通状態とさ
れる。これらのアナログスイッチが導通状態とされる結
果、キャパシタＣ９の両端が基準電源Ｖｒｅｆに接続さ
れ、キャパシタＣ１０は基準電源Ｖｒｅｆと接地線との
間に接続される。従って、クロックａｃが１回発生され
ることにより、キャパシタＣ９には０Ｖが、キャパシタ
Ｃ１０には電圧Ｖｒｅｆが各々保持されることとなる。
また、アナログスイッチＳ７０１およびＳ７０５は、ク
ロックｂｄにより導通状態とされる。この結果、キャパ
シタＣ９の一端が接地され、同キャパシタＣ９の他端か
ら０Ｖが出力される。また、キャパシタＣ１０の一端が
基準電源Ｖｒｅｆに接続されるため、同キャパシタＣ９
の他端から電圧２Ｖｒｅｆが出力される。
【００３７】アナログスイッチＳ７０７〜Ｓ７１０は、
このようにして出力されたキャパシタＣ９およびＣ１０
の各電圧をアナログ帰還信号として正相入力線ＬＰおよ
び逆相入力線ＬＮに供給する手段であり、各々帰還クロ
ック生成部６０が発生するクロックＨｂｄまたはＬｂｄ
によって導通状態とされる。まず、アナログスイッチＳ
７０７およびＳ７１０は、クロックＨｂｄによって導通
状態とされる。これらのアナログスイッチが導通状態と
された場合、キャパシタＣ９の出力電圧（＝０Ｖ）が正
相入力線ＬＰへ、キャパシタＣ１０の出力電圧（＝２Ｖ
ｒｅｆ）が逆相入力線ＬＮへ各々供給される。また、ア
ナログスイッチＳ７０８およびＳ７０９は、クロックＬ
ｂｄによって導通状態とされる。これらのアナログスイ
ッチが導通状態とされた場合、キャパシタＣ９の出力電
圧（＝０Ｖ）が逆相入力線ＬＮへ、キャパシタＣ１０の
出力電圧（＝２Ｖｒｅｆ）が正相入力線ＬＰへ各々供給
される。
このようにして出力されたキャパシタＣ９およびＣ１０
の各電圧をアナログ帰還信号として正相入力線ＬＰおよ
び逆相入力線ＬＮに供給する手段であり、各々帰還クロ
ック生成部６０が発生するクロックＨｂｄまたはＬｂｄ
によって導通状態とされる。まず、アナログスイッチＳ
７０７およびＳ７１０は、クロックＨｂｄによって導通
状態とされる。これらのアナログスイッチが導通状態と
された場合、キャパシタＣ９の出力電圧（＝０Ｖ）が正
相入力線ＬＰへ、キャパシタＣ１０の出力電圧（＝２Ｖ
ｒｅｆ）が逆相入力線ＬＮへ各々供給される。また、ア
ナログスイッチＳ７０８およびＳ７０９は、クロックＬ
ｂｄによって導通状態とされる。これらのアナログスイ
ッチが導通状態とされた場合、キャパシタＣ９の出力電
圧（＝０Ｖ）が逆相入力線ＬＮへ、キャパシタＣ１０の
出力電圧（＝２Ｖｒｅｆ）が正相入力線ＬＰへ各々供給
される。
【００３８】Ｂ．実施形態の動作 次に図５のタイミングチャートに従って本実施形態の動
作を説明する。本実施形態においては、一定のサンプリ
ング周期ＴＳ毎に２チャネル分のアナログ信号をサンプ
リングし、各々デジタル信号に変換する。このＡ／Ｄ変
換のための一連の処理は、各サンプリング周期を４分割
した各タイムスロット単位で逐次進められる。各タイム
スロットにおいて行われる処理の内容に着目した場合、
連続した８個のタイムスロット、すなわち、サンプリン
グ周期に換算して２周期分の時間２ＴＳを一単位として
同一の処理が繰り返される。そこで、以下では、連続し
た２個のサンプリング周期ＴＳiおよびＴＳi+1からなる
期間を想定し、この期間を８分割した各タイムスロット
ＳＬ１〜ＳＬ８において行われる本実施形態の動作を順
次説明する。
作を説明する。本実施形態においては、一定のサンプリ
ング周期ＴＳ毎に２チャネル分のアナログ信号をサンプ
リングし、各々デジタル信号に変換する。このＡ／Ｄ変
換のための一連の処理は、各サンプリング周期を４分割
した各タイムスロット単位で逐次進められる。各タイム
スロットにおいて行われる処理の内容に着目した場合、
連続した８個のタイムスロット、すなわち、サンプリン
グ周期に換算して２周期分の時間２ＴＳを一単位として
同一の処理が繰り返される。そこで、以下では、連続し
た２個のサンプリング周期ＴＳiおよびＴＳi+1からなる
期間を想定し、この期間を８分割した各タイムスロット
ＳＬ１〜ＳＬ８において行われる本実施形態の動作を順
次説明する。
【００３９】（１）タイムスロットＳＬ１ サンプリング周期ＴＳiのタイムスロットＳＬ１におい
ては、クロックａおよびａｃのみが出力され、他のクロ
ックは出力されない。このため、クロックの出力によっ
て各アナログスイッチの状態は図６に示すものとなり、
各部では次の動作が行われる。
ては、クロックａおよびａｃのみが出力され、他のクロ
ックは出力されない。このため、クロックの出力によっ
て各アナログスイッチの状態は図６に示すものとなり、
各部では次の動作が行われる。
【００４０】入力スイッチドキャパシタ部１１〜１４
においては、入力アナログ信号Ａｉｎ１Ｐ、Ａｉｎ２
Ｐ、Ａｉｎ１ＮおよびＡｉｎ２Ｎのサンプリングが行わ
れ、各アナログ信号のレベルに応じた電荷がキャパシタ
Ｃ１、Ｃ１１、Ｃ５およびＣ１５に各々保持される。
においては、入力アナログ信号Ａｉｎ１Ｐ、Ａｉｎ２
Ｐ、Ａｉｎ１ＮおよびＡｉｎ２Ｎのサンプリングが行わ
れ、各アナログ信号のレベルに応じた電荷がキャパシタ
Ｃ１、Ｃ１１、Ｃ５およびＣ１５に各々保持される。
【００４１】積分部４０においてはキャパシタＣ４お
よびＣ８の各々の両端が初期化用アナログスイッチによ
って短絡され、積分部４０の積分値は０となる。
よびＣ８の各々の両端が初期化用アナログスイッチによ
って短絡され、積分部４０の積分値は０となる。
【００４２】１ビットＡＤＣ部５０においては、キャ
パシタＣ１８およびＣ１９の各々の保持電圧が比較器５
１の反転入力端および正転入力端に各々入力され、各入
力電圧の比較が行われる。これらの各キャパシタの保持
電圧は、サンプリング周期ＴＳi-1において積分部４０
から与えられたものであり、第２チャネルに対応した積
分値に相当するものである。そして、クロックａｃが出
力されることにより、上記比較の結果を表すデジタル信
号ＯＵＴが出力される。
パシタＣ１８およびＣ１９の各々の保持電圧が比較器５
１の反転入力端および正転入力端に各々入力され、各入
力電圧の比較が行われる。これらの各キャパシタの保持
電圧は、サンプリング周期ＴＳi-1において積分部４０
から与えられたものであり、第２チャネルに対応した積
分値に相当するものである。そして、クロックａｃが出
力されることにより、上記比較の結果を表すデジタル信
号ＯＵＴが出力される。
【００４３】ここで、サンプリング周期ＴＳi-1におい
て積分部４０から得られた第２チャネルの積分値が正で
あり、キャパシタＣ１８に正の電圧、キャパシタＣ１９
に負の電圧が保持されていた場合には、比較器５１の反
転入力端に対する入力電圧が正転入力端に対する入力電
圧よりも低くなる。この結果、比較器５１からデジタル
信号ＯＵＴとして“１”（ハイレベル）が出力される。
一方、１サンプリング周期前に積分部４０から得られた
第１チャネルに対応した積分値が負である場合には、比
較器５１の反転入力端に対する入力電圧が正転入力端に
対する入力電圧よりも高くなるため、デジタル信号ＯＵ
Ｔとして“０”（ローレベル）が出力される。このよう
にして比較器５１から出力されたデジタル信号は、２タ
イムスロットだけ後のタイムスロットＳＬ３において、
クロックａｃにより帰還クロック生成部６０内に取り込
まれることとなる。
て積分部４０から得られた第２チャネルの積分値が正で
あり、キャパシタＣ１８に正の電圧、キャパシタＣ１９
に負の電圧が保持されていた場合には、比較器５１の反
転入力端に対する入力電圧が正転入力端に対する入力電
圧よりも低くなる。この結果、比較器５１からデジタル
信号ＯＵＴとして“１”（ハイレベル）が出力される。
一方、１サンプリング周期前に積分部４０から得られた
第１チャネルに対応した積分値が負である場合には、比
較器５１の反転入力端に対する入力電圧が正転入力端に
対する入力電圧よりも高くなるため、デジタル信号ＯＵ
Ｔとして“０”（ローレベル）が出力される。このよう
にして比較器５１から出力されたデジタル信号は、２タ
イムスロットだけ後のタイムスロットＳＬ３において、
クロックａｃにより帰還クロック生成部６０内に取り込
まれることとなる。
【００４４】上記第２チャネルのデジタル信号が出力
する前は第１チャネルのデジタル信号が出力されるが、
この第１チャネルのデジタル信号は、タイムスロットＳ
Ｌ１においてクロックａｃにより帰還クロック生成部６
０内に取り込まれる。
する前は第１チャネルのデジタル信号が出力されるが、
この第１チャネルのデジタル信号は、タイムスロットＳ
Ｌ１においてクロックａｃにより帰還クロック生成部６
０内に取り込まれる。
【００４５】１ビットＤＡＣ部７０においては、キャ
パシタＣ９により電圧０Ｖが保持され、キャパシタＣ１
０により電圧Ｖｒｅｆが保持される。
パシタＣ９により電圧０Ｖが保持され、キャパシタＣ１
０により電圧Ｖｒｅｆが保持される。
【００４６】（２）タイムスロットＳＬ２ このタイムスロットＳＬ２においては、クロックｂ、ｂ
ｄおよびｂ１のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図７に示すものとなり、各部では次の動
作が行われる。
ｄおよびｂ１のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図７に示すものとなり、各部では次の動
作が行われる。
【００４７】第１チャネルに対応した入力スイッチド
キャパシタ部１１および１３においては、キャパシタＣ
１およびＣ５に保持された電荷が各々極性が反転された
状態で正相入力線ＬＰおよび逆相入力線ＬＮに各々供給
される。
キャパシタ部１１および１３においては、キャパシタＣ
１およびＣ５に保持された電荷が各々極性が反転された
状態で正相入力線ＬＰおよび逆相入力線ＬＮに各々供給
される。
【００４８】帰還クロック生成部６０においては、ク
ロックｂｄに同期したタイミングでクロックＨｂｄまた
はＬｂｄのいずれかが出力される。いずれのクロックが
出力されるかはタイムスロットＳＬ１において帰還クロ
ック生成部６０内に取り込まれた第１チャネルに対応し
たデジタル信号ＯＵＴの値により決定されるものであ
り、ＯＵＴ＝“０”である場合にはクロックＨｂｄが、
ＯＵＴ＝“１”である場合にはクロックＬｂｄが出力さ
れる。
ロックｂｄに同期したタイミングでクロックＨｂｄまた
はＬｂｄのいずれかが出力される。いずれのクロックが
出力されるかはタイムスロットＳＬ１において帰還クロ
ック生成部６０内に取り込まれた第１チャネルに対応し
たデジタル信号ＯＵＴの値により決定されるものであ
り、ＯＵＴ＝“０”である場合にはクロックＨｂｄが、
ＯＵＴ＝“１”である場合にはクロックＬｂｄが出力さ
れる。
【００４９】１ビットＤＡＣ部７０においては、キャ
パシタＣ９からアナログスイッチＳ７０７およびＳ７０
９に対して電圧０Ｖが出力され、キャパシタＣ１０から
アナログスイッチＳ７０８およびＳ７１０に対して電圧
２Ｖｒｅｆが出力される。そして、サンプリング周期Ｔ
Ｓi-1において第１チャネルのデジタル信号ＯＵＴとし
て“０”が出力された場合には、このタイムスロットＳ
Ｌ２においてクロックＨｂｄが出力される。従って、電
圧０ＶがアナログスイッチＳ７０７を介して正相入力線
ＬＰに与えられ、電圧２ＶｒｅｆがアナログスイッチＳ
７１０を介して逆相入力線ＬＮに与えられる。一方、サ
ンプリング周期ＴＳi-1において第１チャネルのデジタ
ル信号として“１”が出力された場合にはクロックＬｂ
ｄが出力される。従って、アナログスイッチＳ７０８お
よびＳ７０９が導通状態となり、正相入力線ＬＰに対し
ては電圧２Ｖｒｅｆが、逆相入力線ＬＮに対しては電圧
０Ｖが与えられることとなる。
パシタＣ９からアナログスイッチＳ７０７およびＳ７０
９に対して電圧０Ｖが出力され、キャパシタＣ１０から
アナログスイッチＳ７０８およびＳ７１０に対して電圧
２Ｖｒｅｆが出力される。そして、サンプリング周期Ｔ
Ｓi-1において第１チャネルのデジタル信号ＯＵＴとし
て“０”が出力された場合には、このタイムスロットＳ
Ｌ２においてクロックＨｂｄが出力される。従って、電
圧０ＶがアナログスイッチＳ７０７を介して正相入力線
ＬＰに与えられ、電圧２ＶｒｅｆがアナログスイッチＳ
７１０を介して逆相入力線ＬＮに与えられる。一方、サ
ンプリング周期ＴＳi-1において第１チャネルのデジタ
ル信号として“１”が出力された場合にはクロックＬｂ
ｄが出力される。従って、アナログスイッチＳ７０８お
よびＳ７０９が導通状態となり、正相入力線ＬＰに対し
ては電圧２Ｖｒｅｆが、逆相入力線ＬＮに対しては電圧
０Ｖが与えられることとなる。
【００５０】第１積分値記憶部２１および２３におい
ては、キャパシタＣ２およびＣ６に保持された電荷が正
相入力線ＬＰおよび逆相入力線ＬＮに供給される。これ
らの各キャパシタの保持電荷は、サンプリング周期ＴＳ
i-1において積分部４０から与えられたものであり、第
１チャネルに対応した積分値に相当するものである。
ては、キャパシタＣ２およびＣ６に保持された電荷が正
相入力線ＬＰおよび逆相入力線ＬＮに供給される。これ
らの各キャパシタの保持電荷は、サンプリング周期ＴＳ
i-1において積分部４０から与えられたものであり、第
１チャネルに対応した積分値に相当するものである。
【００５１】積分部４０においては、初期化用アナロ
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される上記、およびの各信号の積分が行われ
る。この結果、サンプリング周期ＴＳi-1における第１
チャネルに対応した積分値とタイムスロットＳＬ１にお
いて取り込んだ第１チャネルの入力アナログ信号とを加
算し、この加算結果から帰還アナログ信号を減算したも
のが今回のサンプリング周期ＴＳiにおける第１チャネ
ルに対応した積分値として得られ、この積分値に相当す
る電圧が差動増幅器４１から正相出力線ＭＰおよび逆相
出力線ＭＮに出力される。
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される上記、およびの各信号の積分が行われ
る。この結果、サンプリング周期ＴＳi-1における第１
チャネルに対応した積分値とタイムスロットＳＬ１にお
いて取り込んだ第１チャネルの入力アナログ信号とを加
算し、この加算結果から帰還アナログ信号を減算したも
のが今回のサンプリング周期ＴＳiにおける第１チャネ
ルに対応した積分値として得られ、この積分値に相当す
る電圧が差動増幅器４１から正相出力線ＭＰおよび逆相
出力線ＭＮに出力される。
【００５２】第２積分値記憶部３１および３３におい
ては、以上のようにして得られた第１チャネルに対応し
た積分値に相当する電圧を保持する動作が行われる。す
なわち、正相出力線ＭＰからキャパシタＣ３を介して基
準電源Ｖｒｅｆに至る信号経路が形成されるため、この
信号経路を介すことにより積分値の正相成分に相当する
電荷がキャパシタＣ３に保持される。また、逆相出力線
ＭＮからキャパシタＣ７を介して基準電源Ｖｒｅｆに至
る信号経路が形成されるため、この信号経路を介すこと
により積分値の逆相成分に相当する電荷がキャパシタＣ
７に保持されることとなる。
ては、以上のようにして得られた第１チャネルに対応し
た積分値に相当する電圧を保持する動作が行われる。す
なわち、正相出力線ＭＰからキャパシタＣ３を介して基
準電源Ｖｒｅｆに至る信号経路が形成されるため、この
信号経路を介すことにより積分値の正相成分に相当する
電荷がキャパシタＣ３に保持される。また、逆相出力線
ＭＮからキャパシタＣ７を介して基準電源Ｖｒｅｆに至
る信号経路が形成されるため、この信号経路を介すこと
により積分値の逆相成分に相当する電荷がキャパシタＣ
７に保持されることとなる。
【００５３】１ビットＡＤＣ部５０においては、正相
出力線ＭＰからキャパシタＣ１８を介して基準電源Ｖｒ
ｅｆに至る信号経路と、逆相出力線ＭＮからキャパシタ
Ｃ１９を介して基準電源Ｖｒｅｆに至る信号経路が形成
される。この結果、積分部４０によって得られる積分値
の正相成分に相当する電圧がキャパシタＣ１８に保持さ
れ、逆相成分に相当する電圧がキャパシタＣ１９に保持
される。
出力線ＭＰからキャパシタＣ１８を介して基準電源Ｖｒ
ｅｆに至る信号経路と、逆相出力線ＭＮからキャパシタ
Ｃ１９を介して基準電源Ｖｒｅｆに至る信号経路が形成
される。この結果、積分部４０によって得られる積分値
の正相成分に相当する電圧がキャパシタＣ１８に保持さ
れ、逆相成分に相当する電圧がキャパシタＣ１９に保持
される。
【００５４】（３）タイムスロットＳＬ３ このタイムスロットＳＬ３においては、クロックａｃの
みが出力され、他のクロックは出力されない。このた
め、クロックの出力によって各アナログスイッチの状態
は図８に示すものとなり、各部では次の動作が行われ
る。
みが出力され、他のクロックは出力されない。このた
め、クロックの出力によって各アナログスイッチの状態
は図８に示すものとなり、各部では次の動作が行われ
る。
【００５５】１ビットＡＤＣ部５０においては、上述
したタイムスロットＳＬ１と同様、キャパシタＣ１８お
よびＣ１９に保持された各電圧を比較器５１の反転入力
端および正転入力端に供給する動作が行われる。この場
合、比較器５１に対する各入力電圧は、上記タイムスロ
ットＳＬ２において各キャパシタに保持された第１チャ
ネルの積分値に相当する各電圧の極性を反転させたもの
となる。従って、タイムスロットＳＬ２において得られ
た第１チャネルの積分値が正である場合には、比較器５
１から１ビットのデジタル信号“１”（ハイレベル）が
出力され、負である場合にはデジタル信号“０”（ロー
レベル）が出力される。このようにして比較器５１から
出力された第１チャネルのデジタル信号ＯＵＴは、タイ
ムスロットＳＬ５において発生されるクロックａｃによ
り帰還クロック生成部６０に取り込まれる。
したタイムスロットＳＬ１と同様、キャパシタＣ１８お
よびＣ１９に保持された各電圧を比較器５１の反転入力
端および正転入力端に供給する動作が行われる。この場
合、比較器５１に対する各入力電圧は、上記タイムスロ
ットＳＬ２において各キャパシタに保持された第１チャ
ネルの積分値に相当する各電圧の極性を反転させたもの
となる。従って、タイムスロットＳＬ２において得られ
た第１チャネルの積分値が正である場合には、比較器５
１から１ビットのデジタル信号“１”（ハイレベル）が
出力され、負である場合にはデジタル信号“０”（ロー
レベル）が出力される。このようにして比較器５１から
出力された第１チャネルのデジタル信号ＯＵＴは、タイ
ムスロットＳＬ５において発生されるクロックａｃによ
り帰還クロック生成部６０に取り込まれる。
【００５６】上記第１チャネルのデジタル信号が出力
される前に出力されていた第２チャネルのデジタル信号
は、クロックａｃによって帰還クロック生成部６０内に
取り込まれる。
される前に出力されていた第２チャネルのデジタル信号
は、クロックａｃによって帰還クロック生成部６０内に
取り込まれる。
【００５７】積分部４０においては初期化用アナログ
スイッチＳ４０１およびＳ４０２が導通状態とされるた
め、積分値が０となる。
スイッチＳ４０１およびＳ４０２が導通状態とされるた
め、積分値が０となる。
【００５８】１ビットＤＡＣ部７０においては、キャ
パシタＣ９の両端の電圧が０Ｖとされ、キャパシタＣ１
０の両端の電圧がＶｒｅｆに設定される。 第２積分値記憶部３１および３３においては、すべて
のアナログスイッチが開放状態とされる。このため、キ
ャパシタＣ３およびＣ７は、タイムスロットＳＬ２にお
いて与えられた電荷をそのまま維持することとなる。
パシタＣ９の両端の電圧が０Ｖとされ、キャパシタＣ１
０の両端の電圧がＶｒｅｆに設定される。 第２積分値記憶部３１および３３においては、すべて
のアナログスイッチが開放状態とされる。このため、キ
ャパシタＣ３およびＣ７は、タイムスロットＳＬ２にお
いて与えられた電荷をそのまま維持することとなる。
【００５９】（４）タイムスロットＳＬ４ このタイムスロットＳＬ４においては、クロックｄ、ｂ
ｄおよびｄ１のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図９に示すものとなり、各部では次の動
作が行われる。
ｄおよびｄ１のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図９に示すものとなり、各部では次の動
作が行われる。
【００６０】第２チャネルに対応した入力スイッチド
キャパシタ部１２および１４においては、キャパシタＣ
１１およびＣ１５に保持された各電荷が各々極性が反転
された状態で正相入力線ＬＰおよび逆相入力線ＬＮに各
々供給される。
キャパシタ部１２および１４においては、キャパシタＣ
１１およびＣ１５に保持された各電荷が各々極性が反転
された状態で正相入力線ＬＰおよび逆相入力線ＬＮに各
々供給される。
【００６１】帰還クロック生成部６０においては、ク
ロックＨｂｄまたはＬｂｄのいずれかがクロックｂｄに
同期したタイミングで出力される。すなわち、直前のタ
イムスロットＳＬ３において帰還クロック生成部６０内
に取り込まれた第２チャネルに対応したデジタル信号が
“０”である場合にはクロックＨｂｄが出力され、
“１”である場合にはクロックＬｂｄが出力される。
ロックＨｂｄまたはＬｂｄのいずれかがクロックｂｄに
同期したタイミングで出力される。すなわち、直前のタ
イムスロットＳＬ３において帰還クロック生成部６０内
に取り込まれた第２チャネルに対応したデジタル信号が
“０”である場合にはクロックＨｂｄが出力され、
“１”である場合にはクロックＬｂｄが出力される。
【００６２】１ビットＤＡＣ部７０においては、上記
クロックＨｂｄまたはＬｂｄに基づき、第２チャネルの
デジタル信号に対応した帰還アナログ信号が発生され、
正相入力線ＬＰおよび逆相入力線ＬＮに与えられる。な
お、この動作の詳細は既にタイムスロットＳＬ２におい
て説明した内容と同じであるので説明を省略する。
クロックＨｂｄまたはＬｂｄに基づき、第２チャネルの
デジタル信号に対応した帰還アナログ信号が発生され、
正相入力線ＬＰおよび逆相入力線ＬＮに与えられる。な
お、この動作の詳細は既にタイムスロットＳＬ２におい
て説明した内容と同じであるので説明を省略する。
【００６３】第１積分値記憶部２２および２４におい
ては、キャパシタＣ１２およびＣ１６に保持された各電
荷が各々極性が反転された状態で正相入力線ＬＰおよび
逆相入力線ＬＮに供給される。これらの各キャパシタに
保持された電荷は、サンプリング周期ＴＳi-1における
第２チャネルに対応した積分値に相当するものである。
ては、キャパシタＣ１２およびＣ１６に保持された各電
荷が各々極性が反転された状態で正相入力線ＬＰおよび
逆相入力線ＬＮに供給される。これらの各キャパシタに
保持された電荷は、サンプリング周期ＴＳi-1における
第２チャネルに対応した積分値に相当するものである。
【００６４】積分部４０においては、正相入力線ＬＰ
および逆相入力線ＬＮを介して供給される各信号の積分
が行われる。この結果、サンプリング周期ＴＳi-1にお
ける第２チャネルに対応した積分値と、タイムスロット
ＳＬ１において取り込んだ第２チャネルの入力アナログ
信号とを加算し、この加算結果から帰還アナログ信号を
減算したものがサンプリング周期ＴＳiにおける第２チ
ャネルに対応した積分値として得られ、この積分値に相
当する電圧が差動増幅器４１から正相出力線ＭＰおよび
逆相出力線ＭＮに出力される。
および逆相入力線ＬＮを介して供給される各信号の積分
が行われる。この結果、サンプリング周期ＴＳi-1にお
ける第２チャネルに対応した積分値と、タイムスロット
ＳＬ１において取り込んだ第２チャネルの入力アナログ
信号とを加算し、この加算結果から帰還アナログ信号を
減算したものがサンプリング周期ＴＳiにおける第２チ
ャネルに対応した積分値として得られ、この積分値に相
当する電圧が差動増幅器４１から正相出力線ＭＰおよび
逆相出力線ＭＮに出力される。
【００６５】第２積分値記憶部３２および３４におい
ては、以上のようにして得られた第２チャネルに対応し
た積分値に相当する電荷をキャパシタＣ１３およびＣ１
７に保持する動作が行われる。
ては、以上のようにして得られた第２チャネルに対応し
た積分値に相当する電荷をキャパシタＣ１３およびＣ１
７に保持する動作が行われる。
【００６６】積分部４０から１ビットＡＤＣ部５０に
対し、第２チャネルの積分値の正相成分に相当する電圧
および逆相成分に相当する電圧は供給される。これらの
各電圧は１ビットＡＤＣ部５０内のキャパシタＣ１８お
よびＣ１９に保持される。
対し、第２チャネルの積分値の正相成分に相当する電圧
および逆相成分に相当する電圧は供給される。これらの
各電圧は１ビットＡＤＣ部５０内のキャパシタＣ１８お
よびＣ１９に保持される。
【００６７】（５）タイムスロットＳＬ５ サンプリング周期ＴＳi+1のタイムスロットＳＬ５にお
いては、上述したタイムスロットＳＬ１と同様、クロッ
クａおよびａｃのみが出力され、他のクロックは出力さ
れない。このため、クロックの出力によって各アナログ
スイッチの状態は図１０に示すものとなり、各部では次
の動作が行われる。
いては、上述したタイムスロットＳＬ１と同様、クロッ
クａおよびａｃのみが出力され、他のクロックは出力さ
れない。このため、クロックの出力によって各アナログ
スイッチの状態は図１０に示すものとなり、各部では次
の動作が行われる。
【００６８】入力スイッチドキャパシタ部１１〜１４
においては、再び入力アナログ信号Ａｉｎ１Ｐ、Ａｉｎ
２Ｐ、Ａｉｎ１ＮおよびＡｉｎ２Ｎのサンプリングが行
われ、各アナログ信号のレベルに応じた電荷がキャパシ
タＣ１、Ｃ１１、Ｃ５およびＣ１５に各々保持される。
においては、再び入力アナログ信号Ａｉｎ１Ｐ、Ａｉｎ
２Ｐ、Ａｉｎ１ＮおよびＡｉｎ２Ｎのサンプリングが行
われ、各アナログ信号のレベルに応じた電荷がキャパシ
タＣ１、Ｃ１１、Ｃ５およびＣ１５に各々保持される。
【００６９】積分部４０においてはキャパシタＣ４お
よびＣ８の各々の両端が初期化用アナログスイッチによ
って短絡され、積分部４０の積分値は０となる。
よびＣ８の各々の両端が初期化用アナログスイッチによ
って短絡され、積分部４０の積分値は０となる。
【００７０】１ビットＡＤＣ部５０においては、キャ
パシタＣ１８およびＣ１９に保持された各電圧が各々極
性が反転された状態で比較器５１の反転入力端および正
転入力端に各々入力される。これらの各キャパシタに保
持された電圧は、サンプリング周期ＴＳiのタイムスロ
ットＳＬ４において積分部４０から得られたものであ
り、第２チャネルに対応した積分値に相当する。そし
て、クロックａｃが出力されることにより、この比較の
結果を表す第２チャネルのデジタル信号ＯＵＴが比較器
５１から出力される。
パシタＣ１８およびＣ１９に保持された各電圧が各々極
性が反転された状態で比較器５１の反転入力端および正
転入力端に各々入力される。これらの各キャパシタに保
持された電圧は、サンプリング周期ＴＳiのタイムスロ
ットＳＬ４において積分部４０から得られたものであ
り、第２チャネルに対応した積分値に相当する。そし
て、クロックａｃが出力されることにより、この比較の
結果を表す第２チャネルのデジタル信号ＯＵＴが比較器
５１から出力される。
【００７１】上記第２チャネルのデジタル信号が出力
される前に出力されていた第１チャネルのデジタル信号
は、クロックａｃにより帰還クロック生成部６０内に取
り込まれる。
される前に出力されていた第１チャネルのデジタル信号
は、クロックａｃにより帰還クロック生成部６０内に取
り込まれる。
【００７２】１ビットＤＡＣ部７０においては、キャ
パシタＣ９により電圧０Ｖが保持され、キャパシタＣ１
０により電圧Ｖｒｅｆが保持される。
パシタＣ９により電圧０Ｖが保持され、キャパシタＣ１
０により電圧Ｖｒｅｆが保持される。
【００７３】（６）タイムスロットＳＬ６ このタイムスロットＳＬ６においては、クロックｂ、ｂ
ｄおよびｂ２のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図１１に示すものとなり、各部では次の
動作が行われる。
ｄおよびｂ２のみが出力され、他のクロックは出力され
ない。このため、クロックの出力によって各アナログス
イッチの状態は図１１に示すものとなり、各部では次の
動作が行われる。
【００７４】第１チャネルに対応した入力スイッチド
キャパシタ部１１および１３においては、キャパシタＣ
１およびＣ５に保持された各電荷が各々極性が反転され
た状態で出力され、正相入力線ＬＰおよび逆相入力線Ｌ
Ｎに各々供給される。
キャパシタ部１１および１３においては、キャパシタＣ
１およびＣ５に保持された各電荷が各々極性が反転され
た状態で出力され、正相入力線ＬＰおよび逆相入力線Ｌ
Ｎに各々供給される。
【００７５】帰還クロック生成部６０においては、ク
ロックｂｄに同期したタイミングでクロックＨｂｄまた
はＬｂｄのいずれかが出力される。いずれのクロックが
出力されるかはタイムスロットＳＬ５において取り込ま
れた第１チャネルに対応したデジタル信号ＯＵＴの値に
より決定されるものであり、ＯＵＴ＝“０”である場合
にはクロックＨｂｄが、ＯＵＴ＝“１”である場合には
クロックＬｂｄが出力される。
ロックｂｄに同期したタイミングでクロックＨｂｄまた
はＬｂｄのいずれかが出力される。いずれのクロックが
出力されるかはタイムスロットＳＬ５において取り込ま
れた第１チャネルに対応したデジタル信号ＯＵＴの値に
より決定されるものであり、ＯＵＴ＝“０”である場合
にはクロックＨｂｄが、ＯＵＴ＝“１”である場合には
クロックＬｂｄが出力される。
【００７６】１ビットＤＡＣ部７０においては、上記
クロックＨｂｄまたはＬｂｄに基づいて、サンプリング
周期ＴＳiにおける第１チャネルのデジタル信号に対応
した帰還アナログ信号が発生され、正相入力線ＬＰおよ
び逆相入力線ＬＮに与えられる。
クロックＨｂｄまたはＬｂｄに基づいて、サンプリング
周期ＴＳiにおける第１チャネルのデジタル信号に対応
した帰還アナログ信号が発生され、正相入力線ＬＰおよ
び逆相入力線ＬＮに与えられる。
【００７７】第２積分値記憶部３１および３３におい
ては、キャパシタＣ３およびＣ７に保持された電荷が各
々極性が反転されて正相入力線ＬＰおよび逆相入力線Ｌ
Ｎに供給される。これらの各キャパシタに保持された電
荷は、サンプリング周期ＴＳiにおいて積分部４０から
与えられたものであり、サンプリング周期ＴＳiにおけ
る第１チャネルに対応した積分値に相当するものであ
る。
ては、キャパシタＣ３およびＣ７に保持された電荷が各
々極性が反転されて正相入力線ＬＰおよび逆相入力線Ｌ
Ｎに供給される。これらの各キャパシタに保持された電
荷は、サンプリング周期ＴＳiにおいて積分部４０から
与えられたものであり、サンプリング周期ＴＳiにおけ
る第１チャネルに対応した積分値に相当するものであ
る。
【００７８】積分部４０においては、初期化用アナロ
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される上記各信号の積分が行われる。この結果、サン
プリング周期ＴＳiにおける第１チャネルに対応した積
分値とタイムスロットＳＬ５において取り込んだ第１チ
ャネルの入力アナログ信号とを加算し、この加算結果か
ら帰還アナログ信号を減算したものが今回のサンプリン
グ周期ＴＳi+1における第１チャネルに対応した積分値
として得られ、この積分値に相当する電圧が差動増幅器
４１から正相出力線ＭＮおよび逆相出力線ＭＮに出力さ
れる。
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される上記各信号の積分が行われる。この結果、サン
プリング周期ＴＳiにおける第１チャネルに対応した積
分値とタイムスロットＳＬ５において取り込んだ第１チ
ャネルの入力アナログ信号とを加算し、この加算結果か
ら帰還アナログ信号を減算したものが今回のサンプリン
グ周期ＴＳi+1における第１チャネルに対応した積分値
として得られ、この積分値に相当する電圧が差動増幅器
４１から正相出力線ＭＮおよび逆相出力線ＭＮに出力さ
れる。
【００７９】第１積分値記憶部２１および２３におい
ては、以上のようにして得られた第１チャネルに対応し
た積分値に相当する電圧を保持する動作が行われる。
ては、以上のようにして得られた第１チャネルに対応し
た積分値に相当する電圧を保持する動作が行われる。
【００８０】１ビットＡＤＣ部５０においては、積分
部４０によって得られる第１チャネルの積分値の正相成
分に相当する電圧がキャパシタＣ１８に保持され、逆相
成分に相当する電圧がキャパシタＣ１９に保持される。
部４０によって得られる第１チャネルの積分値の正相成
分に相当する電圧がキャパシタＣ１８に保持され、逆相
成分に相当する電圧がキャパシタＣ１９に保持される。
【００８１】以上のようにタイムスロットＳＬ６におけ
る処理内容は、サンプリング周期ＴＳiのタイムスロッ
トＳＬ２での処理内容と実質的に同じであり、第１積分
値記憶部２１および２３と第２積分値記憶部３１および
３３の果す役割が入れ替わっている点のみが相違してい
る。
る処理内容は、サンプリング周期ＴＳiのタイムスロッ
トＳＬ２での処理内容と実質的に同じであり、第１積分
値記憶部２１および２３と第２積分値記憶部３１および
３３の果す役割が入れ替わっている点のみが相違してい
る。
【００８２】（７）タイムスロットＳＬ７ このタイムスロットＳＬ７においては、上述したタイム
スロットＳＬ３と同様、クロックａｃのみが出力され、
他のクロックは出力されない。このため、クロックの出
力によって各アナログスイッチの状態は図１２に示すも
のとなり、各部では次の動作が行われる。
スロットＳＬ３と同様、クロックａｃのみが出力され、
他のクロックは出力されない。このため、クロックの出
力によって各アナログスイッチの状態は図１２に示すも
のとなり、各部では次の動作が行われる。
【００８３】１ビットＡＤＣ部５０においては、キャ
パシタＣ１８およびＣ１９に保持された各電圧が各々極
性が反転されて比較器５１の反転入力端および正転入力
端に入力され、これらの各入力電圧が比較される。これ
らの各キャパシタに保持された各電圧は、タイムスロッ
トＳＬ６において積分部４０から与えられたものであ
り、第１チャネルの積分値に相当する。そして、クロッ
クａｃが与えられることにより、上記比較の結果を表す
第１チャネルのデジタル信号が出力される。
パシタＣ１８およびＣ１９に保持された各電圧が各々極
性が反転されて比較器５１の反転入力端および正転入力
端に入力され、これらの各入力電圧が比較される。これ
らの各キャパシタに保持された各電圧は、タイムスロッ
トＳＬ６において積分部４０から与えられたものであ
り、第１チャネルの積分値に相当する。そして、クロッ
クａｃが与えられることにより、上記比較の結果を表す
第１チャネルのデジタル信号が出力される。
【００８４】上記第１チャネルのデジタル信号が出力
される前に出力されていた第２チャネルのデジタル信号
は、クロックａｃによって帰還クロック生成部６０内に
取り込まれる。
される前に出力されていた第２チャネルのデジタル信号
は、クロックａｃによって帰還クロック生成部６０内に
取り込まれる。
【００８５】積分部４０においては初期化用アナログ
スイッチＳ４０１およびＳ４０２が導通状態とされるた
め、積分値が０となる。
スイッチＳ４０１およびＳ４０２が導通状態とされるた
め、積分値が０となる。
【００８６】１ビットＤＡＣ部７０においては、キャ
パシタＣ９の両端の電圧が０Ｖとされ、キャパシタＣ１
０の両端の電圧がＶｒｅｆに設定される。
パシタＣ９の両端の電圧が０Ｖとされ、キャパシタＣ１
０の両端の電圧がＶｒｅｆに設定される。
【００８７】第１積分値記憶部２１および２３におい
ては、すべてのアナログスイッチが開放状態とされる。
このため、キャパシタＣ２およびＣ６は、タイムスロッ
トＳＬ６において与えられた電荷をそのまま維持するこ
ととなる。
ては、すべてのアナログスイッチが開放状態とされる。
このため、キャパシタＣ２およびＣ６は、タイムスロッ
トＳＬ６において与えられた電荷をそのまま維持するこ
ととなる。
【００８８】（８）タイムスロットＳＬ８ このタイムスロットＳＬ８においては、クロックｄ、ｂ
ｄおよびｄ２のみが出力され、他のクロックは出力され
ない。このため、図１３に示すように、クロックｄ、ｂ
ｄまたはｄ２が与えられたアナログスイッチが導通状態
とされ、他のアナログスイッチは開放状態とされる。こ
の結果、各部では次の動作が行われる。
ｄおよびｄ２のみが出力され、他のクロックは出力され
ない。このため、図１３に示すように、クロックｄ、ｂ
ｄまたはｄ２が与えられたアナログスイッチが導通状態
とされ、他のアナログスイッチは開放状態とされる。こ
の結果、各部では次の動作が行われる。
【００８９】第２チャネルに対応した入力スイッチド
キャパシタ部１２および１４においては、キャパシタＣ
１１およびＣ１５に保持された各電荷が各々極性が反転
された状態で出力され、正相入力線ＬＰおよび逆相入力
線ＬＮに各々供給される。
キャパシタ部１２および１４においては、キャパシタＣ
１１およびＣ１５に保持された各電荷が各々極性が反転
された状態で出力され、正相入力線ＬＰおよび逆相入力
線ＬＮに各々供給される。
【００９０】帰還クロック生成部６０においては、ク
ロックＨｂｄまたはＬｂｄのいずれかがクロックｂｄに
同期したタイミングで出力される。すなわち、直前のタ
イムスロットＳＬ７において帰還クロック生成部６０内
に取り込まれた第２チャネルに対応したデジタル信号が
“０”である場合にはクロックＨｂｄが出力され、
“１”である場合にはクロックＬｂｄが出力される。
ロックＨｂｄまたはＬｂｄのいずれかがクロックｂｄに
同期したタイミングで出力される。すなわち、直前のタ
イムスロットＳＬ７において帰還クロック生成部６０内
に取り込まれた第２チャネルに対応したデジタル信号が
“０”である場合にはクロックＨｂｄが出力され、
“１”である場合にはクロックＬｂｄが出力される。
【００９１】１ビットＤＡＣ部７０においては、第２
チャネルのデジタル信号に対応した帰還アナログ信号が
発生され、正相入力線ＬＰおよび逆相入力線ＬＮに与え
られる。
チャネルのデジタル信号に対応した帰還アナログ信号が
発生され、正相入力線ＬＰおよび逆相入力線ＬＮに与え
られる。
【００９２】第２積分値記憶部３２および３４におい
ては、キャパシタＣ１３およびＣ１７に保持された各電
荷が各々極性が反転された状態で正相入力線ＬＰおよび
逆相入力線ＬＮに供給される。これらの各キャパシタに
保持された電荷は、サンプリング周期ＴＳiにおける第
２チャネルに対応した積分値に相当するものである。
ては、キャパシタＣ１３およびＣ１７に保持された各電
荷が各々極性が反転された状態で正相入力線ＬＰおよび
逆相入力線ＬＮに供給される。これらの各キャパシタに
保持された電荷は、サンプリング周期ＴＳiにおける第
２チャネルに対応した積分値に相当するものである。
【００９３】積分部４０においては、初期化用アナロ
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される各信号の積分が行われる。この結果、サンプリ
ング周期ＴＳiにおける第２チャネルに対応した積分値
と、タイムスロットＳＬ５において取り込んだ第２チャ
ネルの入力アナログ信号とを加算し、この加算結果から
帰還アナログ信号を減算したものがサンプリング周期Ｔ
Ｓi+1における第２チャネルに対応した積分値として得
られ、この積分値に相当する電圧が差動増幅器４１から
正相出力線ＭＰおよび逆相出力線ＭＮに出力される。
グスイッチＳ４０１およびＳ４０２が開放状態とされる
ため、正相入力線ＬＰおよび逆相入力線ＬＮを介して供
給される各信号の積分が行われる。この結果、サンプリ
ング周期ＴＳiにおける第２チャネルに対応した積分値
と、タイムスロットＳＬ５において取り込んだ第２チャ
ネルの入力アナログ信号とを加算し、この加算結果から
帰還アナログ信号を減算したものがサンプリング周期Ｔ
Ｓi+1における第２チャネルに対応した積分値として得
られ、この積分値に相当する電圧が差動増幅器４１から
正相出力線ＭＰおよび逆相出力線ＭＮに出力される。
【００９４】第１積分値記憶部２２および２４におい
ては、以上のようにして得られた第２チャネルに対応し
た積分値に相当する電荷をキャパシタＣ１２およびＣ１
６に保持する動作が行われる。
ては、以上のようにして得られた第２チャネルに対応し
た積分値に相当する電荷をキャパシタＣ１２およびＣ１
６に保持する動作が行われる。
【００９５】積分部４０から１ビットＡＤＣ部５０に
対し、第２チャネルの積分値の正相成分に相当する電圧
および逆相成分に相当する電圧は供給される。これらの
各電圧は１ビットＡＤＣ部５０内のキャパシタＣ１８お
よびＣ１９に保持される。サンプリング周期が切り換わ
り、再びタイムスロットＳＬ１になると、この保持され
た電圧が比較器５１に与えられ、第２チャネルのデジタ
ル信号が出力される訳である。
対し、第２チャネルの積分値の正相成分に相当する電圧
および逆相成分に相当する電圧は供給される。これらの
各電圧は１ビットＡＤＣ部５０内のキャパシタＣ１８お
よびＣ１９に保持される。サンプリング周期が切り換わ
り、再びタイムスロットＳＬ１になると、この保持され
た電圧が比較器５１に与えられ、第２チャネルのデジタ
ル信号が出力される訳である。
【００９６】このように、タイムスロットＳＬ８におけ
る処理内容は、実質的にタイムスロットＳＬ４での処理
内容と同じであり、第１積分値記憶部２２および２４と
第２積分値記憶部３２および３４の果す役割が入れ替わ
っているのみである。
る処理内容は、実質的にタイムスロットＳＬ４での処理
内容と同じであり、第１積分値記憶部２２および２４と
第２積分値記憶部３２および３４の果す役割が入れ替わ
っているのみである。
【００９７】以後、同様にタイムスロットＳＬ１〜ＳＬ
８に対応した各処理が繰り返し実行され、第１チャネル
および第２チャネルの各入力アナログ信号のＡ／Ｄ変換
が進められる。
８に対応した各処理が繰り返し実行され、第１チャネル
および第２チャネルの各入力アナログ信号のＡ／Ｄ変換
が進められる。
【００９８】Ｃ．他の実施形態 本発明の実施形態には、以上説明したものの他、種々の
ものが考えられる。例えば次の通りである。
ものが考えられる。例えば次の通りである。
【００９９】（１）上記実施形態ではアナログ信号を平
衡信号とし、差動増幅器によって構成された積分部によ
りアナログ信号の積分を行うようにしたが、不平衡なア
ナログ信号を差動型でない通常の積分器で積分するよう
にしてもよい。
衡信号とし、差動増幅器によって構成された積分部によ
りアナログ信号の積分を行うようにしたが、不平衡なア
ナログ信号を差動型でない通常の積分器で積分するよう
にしてもよい。
【０１００】（２）上記実施形態では第１チャネルおよ
び第２チャネルのアナログ信号を入力スイッチドキャパ
シタ部で同時にサンプリングするようにしたが、このサ
ンプリングタイミングをチャネル間でずらしてもよい。
び第２チャネルのアナログ信号を入力スイッチドキャパ
シタ部で同時にサンプリングするようにしたが、このサ
ンプリングタイミングをチャネル間でずらしてもよい。
【０１０１】（３）積分部が各々定められたタイムスロ
ットで第１チャネルに対応した積分処理および第２チャ
ネルに対応した積分処理をするように構成されていれば
よく、この動作が保証されている限り、第１チャネルお
よび第２チャネルのアナログ信号の入力形態は各種変更
可能である。
ットで第１チャネルに対応した積分処理および第２チャ
ネルに対応した積分処理をするように構成されていれば
よく、この動作が保証されている限り、第１チャネルお
よび第２チャネルのアナログ信号の入力形態は各種変更
可能である。
【０１０２】（４）各チャネル毎に１個の積分値記憶部
のみを設け、この積分値記憶部の保持電荷を使用して積
分部による積分処理を終えた後、新たな積分値に相当す
る電荷を積分値記憶部に保持させるようにしてもよい。
積分処理を行うタイムスロットとは別に積分値に相当す
る電荷を保持するためのタイムスロットを設けなければ
ならないが、積分値記憶部の数を半減させることができ
るという利点がある。
のみを設け、この積分値記憶部の保持電荷を使用して積
分部による積分処理を終えた後、新たな積分値に相当す
る電荷を積分値記憶部に保持させるようにしてもよい。
積分処理を行うタイムスロットとは別に積分値に相当す
る電荷を保持するためのタイムスロットを設けなければ
ならないが、積分値記憶部の数を半減させることができ
るという利点がある。
【０１０３】（５）上記実施形態では、２チャネルのア
ナログ信号を取り扱う例を示したが、これより多数のチ
ャネルのアナログ信号を取り扱う場合にはチャネル数に
対応した入力スイッチドキャパシタ部および積分値記憶
部を設け、タイムスロットも各チャネルの処理に必要な
だけ設ければよい。
ナログ信号を取り扱う例を示したが、これより多数のチ
ャネルのアナログ信号を取り扱う場合にはチャネル数に
対応した入力スイッチドキャパシタ部および積分値記憶
部を設け、タイムスロットも各チャネルの処理に必要な
だけ設ければよい。
【０１０４】（６）上記実施形態では、外部から供給さ
れる２チャネルのアナログ信号を取り扱う例を示した
が、Ａ／Ｄ変換器の内部で発生するアナログ信号を入力
スイッチドキャパシタ部を介して入力するようにしても
よい。例えば積分部４０によって正相出力線ＭＰおよび
逆相出力線ＭＮに出力されたアナログ信号を入力スイッ
チドキャパシタ部を介して再入力するように構成し、入
力アナログ信号の積分を２回行い、２次のデルタシグマ
変調を行うようにしてもよい。３次以上のデルタシグマ
変調を行う場合も同様である。
れる２チャネルのアナログ信号を取り扱う例を示した
が、Ａ／Ｄ変換器の内部で発生するアナログ信号を入力
スイッチドキャパシタ部を介して入力するようにしても
よい。例えば積分部４０によって正相出力線ＭＰおよび
逆相出力線ＭＮに出力されたアナログ信号を入力スイッ
チドキャパシタ部を介して再入力するように構成し、入
力アナログ信号の積分を２回行い、２次のデルタシグマ
変調を行うようにしてもよい。３次以上のデルタシグマ
変調を行う場合も同様である。
【０１０５】
【発明の効果】以上説明したように、この発明によれ
ば、時分割制御の下、複数チャネルに対応した積分処理
を１個の積分手段によって順次実行することができるの
で、小規模な回路構成で、複数チャネルを処理可能なＡ
／Ｄ変換器を実現することができるという効果がある。
ば、時分割制御の下、複数チャネルに対応した積分処理
を１個の積分手段によって順次実行することができるの
で、小規模な回路構成で、複数チャネルを処理可能なＡ
／Ｄ変換器を実現することができるという効果がある。
【図１】 請求項１に係る発明の構成を示す図である。
【図２】 請求項２に係る発明の構成を示す図である。
【図３】 請求項３に係る発明の構成を示す図である。
【図４】 この発明の一実施形態であるＡ／Ｄ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】 同実施形態の動作を示すタイミングチャート
である。
である。
【図６】 同実施例の動作状態を示す図である。
【図７】 同実施例の動作状態を示す図である。
【図８】 同実施例の動作状態を示す図である。
【図９】 同実施例の動作状態を示す図である。
【図１０】 同実施例の動作状態を示す図である。
【図１１】 同実施例の動作状態を示す図である。
【図１２】 同実施例の動作状態を示す図である。
【図１３】 同実施例の動作状態を示す図である。
【図１４】 従来のデルタシグマ変調型Ａ／Ｄ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図１５】 従来のデルタシグマ変調型Ａ／Ｄ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
【図１６】 従来のデルタシグマ変調型Ａ／Ｄ変換器の
構成を示すブロック図である。
構成を示すブロック図である。
１１……積分手段、１２，１２，〜……積分値記憶手
段、１３……量子化手段、１４……逆量子化手段、１５
……スイッチ手段。
段、１３……量子化手段、１４……逆量子化手段、１５
……スイッチ手段。
Claims (3)
- 【請求項１】 複数チャネルの入力アナログ信号を時分
割制御によりデジタル信号に順次変換するアナログ／デ
ジタル変換器であって、 各チャネルに対応した積分処理を順次実行する積分手段
と、 前記各チャネルに対応した積分処理の結果を示す積分値
信号を各チャネル毎に記憶する複数の積分値記憶手段
と、 前記各チャネルに対応した積分処理の結果を量子化する
ことにより各チャネルに対応したデジタル信号を順次出
力する量子化手段と、 前記デジタル信号を帰還アナログ信号に変換する逆量子
化手段と、 前記各チャネルに対応した積分処理が行われる毎に、前
記積分手段の積分処理の結果を初期化し、当該チャネル
に対応した入力アナログ信号、積分値記憶手段に記憶さ
れた積分値信号および帰還アナログ信号を前記積分手段
に供給して積分処理を行わせ、該積分処理によって得ら
れる積分値信号を当該チャネルに対応した積分値記憶手
段に供給するスイッチ手段とを具備することを特徴とす
るアナログ／デジタル変換器。 - 【請求項２】 前記積分値記憶手段は前記積分値信号を
記憶するためのキャパシタを少なくとも２個有し、 前記スイッチ手段は、各チャネル毎に、当該チャネルに
対応した積分値信号を当該チャネルに対応した積分値記
憶手段の一のキャパシタから前記積分手段に供給する処
理と、前記積分手段から得られる当該チャネルに対応し
た積分値信号を当該チャネルに対応した積分値記憶手段
の他の一のキャパシタに供給する処理とを同時に実行す
ることを特徴とする請求項１記載のアナログ／デジタル
変換器。 - 【請求項３】 前記各チャネル毎に入力アナログ信号を
サンプリングする入力スイッチドキャパシタ手段を有
し、各入力スイッチドキャパシタ手段によって同一タイ
ミングでサンプリングされた入力アナログ信号を各チャ
ネル毎に前記積分手段に順次供給するようにしたことを
特徴とする請求項１記載のアナログ／デジタル変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229471A JP3019753B2 (ja) | 1995-09-06 | 1995-09-06 | アナログ／デジタル変換器 |
| US08/706,279 US5949360A (en) | 1995-09-06 | 1996-09-04 | Analog/digital converter utilizing time-shared integrating circuitry |
| DE69635505T DE69635505T2 (de) | 1995-09-06 | 1996-09-06 | Analog-Digital-Wandler |
| EP96114323A EP0762656B1 (en) | 1995-09-06 | 1996-09-06 | Analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229471A JP3019753B2 (ja) | 1995-09-06 | 1995-09-06 | アナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974355A true JPH0974355A (ja) | 1997-03-18 |
| JP3019753B2 JP3019753B2 (ja) | 2000-03-13 |
Family
ID=16892709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229471A Expired - Fee Related JP3019753B2 (ja) | 1995-09-06 | 1995-09-06 | アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019753B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295197A (ja) * | 2006-04-24 | 2007-11-08 | Matsushita Electric Ind Co Ltd | Δς変調器及びａ／ｄ変換器 |
| JP2008028855A (ja) * | 2006-07-24 | 2008-02-07 | Renesas Technology Corp | 半導体集積回路装置 |
| WO2011089859A1 (ja) * | 2010-01-20 | 2011-07-28 | パナソニック株式会社 | Δσａｄｃ |
| JP2011259191A (ja) * | 2010-06-09 | 2011-12-22 | Asahi Kasei Electronics Co Ltd | Δς変調器 |
| JP2014225922A (ja) * | 2014-08-08 | 2014-12-04 | 住友電気工業株式会社 | Δς変調器及び通信装置 |
| JP2016111494A (ja) * | 2014-12-05 | 2016-06-20 | アズビル株式会社 | 多入力積分回路、多入力δς変調器、およびａ／ｄ変換器 |
| CN111787249A (zh) * | 2020-07-15 | 2020-10-16 | 江苏尚飞光电科技股份有限公司 | 一种32通道电荷采集读出电路及其控制方法 |
-
1995
- 1995-09-06 JP JP7229471A patent/JP3019753B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2011089859A1 (ja) * | 2010-01-20 | 2011-07-28 | パナソニック株式会社 | Δσａｄｃ |
| JPWO2011089859A1 (ja) * | 2010-01-20 | 2013-05-23 | パナソニック株式会社 | Δσａｄｃ |
| US8466821B2 (en) | 2010-01-20 | 2013-06-18 | Panasonic Corporation | Delta sigma ADC |
| JP5538381B2 (ja) * | 2010-01-20 | 2014-07-02 | パナソニック株式会社 | Δσａｄｃ |
| JP2011259191A (ja) * | 2010-06-09 | 2011-12-22 | Asahi Kasei Electronics Co Ltd | Δς変調器 |
| JP2014225922A (ja) * | 2014-08-08 | 2014-12-04 | 住友電気工業株式会社 | Δς変調器及び通信装置 |
| JP2016111494A (ja) * | 2014-12-05 | 2016-06-20 | アズビル株式会社 | 多入力積分回路、多入力δς変調器、およびａ／ｄ変換器 |
| CN111787249A (zh) * | 2020-07-15 | 2020-10-16 | 江苏尚飞光电科技股份有限公司 | 一种32通道电荷采集读出电路及其控制方法 |
| CN111787249B (zh) * | 2020-07-15 | 2024-01-09 | 江苏尚飞光电科技股份有限公司 | 一种32通道电荷采集读出电路及其控制方法 |
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|---|---|
| JP3019753B2 (ja) | 2000-03-13 |
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