JPS6211531B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は信号変換回路に関し、特にアナログ−
デイジタル変換回路に関する。

デイジタルコンピユータの進歩により、従来ア
ナログ的手法により制御がなされていた分野が、
デイジタル制御に置き替りつつあり、これに伴
い、アナログ−デイジタル変換回路の需要が増大
している。一方、LSI制造技術、特にMOS LSI
技術の進歩により、高集積度デイジタルLSIが開
発されるにつれ、同一ペレツト上に、アナログ−
デイジタル信号変換回路を集積する要求が増大し
ている。

本発明の目的は、デイジタル回路用MOS FET
によるアナログ−デイジタル信号変換回路を提供
することにある。

第１図および第２図を参照して従来技術の回路
を説明する。

第１図において、Q₁，Q₂，Q₃はＰ形MOS
FET、INVは、入力に対して逆相を出力し、入力
が0Vのとき、Ｖ_D−Ｖ_pなる電圧を出力する反転
回路、C₁及びC₂は容量、CMはＶ_thなる閾値をも
つ比較器である。又、Ｖ_Dは電源電圧、Ｖ_pは
MOS FETのピンチオフ電圧である。φ_S，φ
_１，φ_２はおのおの0VからＶ_Dまで振幅するクロ
ツクであり、そのタイミングは第２図のようにな
つている。

アナログ入力Ｖ_xが第１図のＶ_IN端子に加えら
れ、クロツクφ_Sが0VからＶ_Dに変化するとFET
Ｑ１がオン状態となり、Ｂ点の電位はＶ_xとな
る。このとき、反転回路INVの出力は0Vとなる
ためコンデンサC₁にはＱ＝C₁・Ｖ_xなる電荷が蓄
積される。次にφ_Sが0Vとなると、FET Ｑ１は
オフ状態となり、又、反転回路INVの出力は、Ｖ
_D−Ｖ_Pとなるため、Ｂ点の電位は、Ｖ_x＋Ｖ_D＋Ｖ
_Pとなる。次にφ_１がＶ_Dとなると、FET Ｑ２
は、オン状態となり、Ｃ点の電位はＶ_D−Ｖ_Pとな
る。従つてC₂には、△Ｑ＝C₂（Ｖ_D−Ｖ_P）が充
電される。即ちC₁に蓄えられた電荷は、△Ｑだ
け減少することになり、Ｂ点の電圧は、△Ｖ＝
△Ｑ／Ｃ_１＝Ｃ_２／Ｃ_１（Ｖ_D−Ｖ_P）だけ低下する、次
にφ_１が 0VとなるとQ₂はオフしφ_２がＶ_DになるとQ₃はオ
ンし、Ｃ点の電位は0Vとなる。このようにφ_１
とφ_２のクロツクを交互に印加することにより、
Ｂ点の電位は第２図のように低下しつづける。
CMはＶ_thなる閾値をもつ比較器であり、Ｂ点の
電位がＶ_thより高くなれば、“Ｈ”を出力するも
のとすれば、次式が成立する。

Ｖ_x＝Ｃ_２／Ｃ_１（Ｖ_D−Ｖ_P）Ｎ＋Ｖ_th−（Ｖ_P−Ｖ_P）＝K₁・Ｎ＋K₂ （但し、Ｎはφ_２が立上つてから、CMが“Ｈ”
を出力するまでのφ_２のクロツク数K₁、K₂は適
当な定数） 従つて、Ｖ_xはＮに関する一次式として求める
ことが可能である。既値の２つの入力電圧をあら
かじめ変換しておくことによつて、K₁、K₂を求
めておけば、Ｖ_xはＮを求めることによつて、一
意的に求まる。この方法のタイミングを第３図に
示す。

この方式の欠点は、変換精度を上げようとする
と、変換時間が長くかかるということである。即
ち、第２図から明らかなように、φ_１の周期をτ
とすると、１回の変換に約τＮτの時間が必要で
ある。

本発明の目的は変換時間を短縮し高速化した信
号変換回路を提供することにある。

本発明は、サンプリング信号に応じて入力され
るアナログ信号によつて充電される充電回路と、
該充電回路に接続され、充電された電荷をクロツ
クパルスに応じて所定量づつ放電する第１の放電
回路と、前記充電回路に接続され充電された電荷
を前記クロツクパルスに応じて前記第１の放電回
路の放電量よりも少ない量づつ放電する第２の放
電回路と、前記充電回路に接続され、該充電回路
の出力電圧レベルと予め決められた基準電圧レベ
ルとを比較し、前記出力電圧レベルが前記基準電
圧レベルを越えた時に検出信号を発生する比較器
を有し、第１のサンプリング信号に基いてアナロ
グ入力信号を前記充電回路に充電し、しかる後前
記クロツクパルスを前記第１の放電回路に印加す
ることによつて充電された電荷を所定量づつ放電
せしめ、前記比較器から検出信号が発生されるま
での期間前記第１の放電回路に印加された前記ク
ロツクパルスの数Ｎを計数し、しかる後第２のサ
ンプリング信号に基いて前記アナログ入力信号と
同じレベルのアナログ入力信号を再度前記充電回
路に充電し、前記第１の放電回路を用いて前記ク
ロツクパルスをＮ−１回印加することによつて再
充電された電荷を放電せしめ、しかる後前記第２
の放電回路に前記クロツクパルスを印加すること
によつて残つた電荷を前記比較器から検出信号が
発生されるまで放電せしめ、前記第１および第２
の放電回路に印加されたクロツクパルスの数を用
いて前記アナログ入力信号をデジタルデータに変
換することを特徴とするものである。

次に本発明による一実施例を、図を用いて説明
する。第４図においてT₁〜T₅は、Ｐ形MOS
FETであり、Ｃ_S，Ｃ_M1，Ｃ_M2は容量、INVは入
力が0Vのとき、出力がＶ_D−Ｖ_P、入力がＶ_Dのと
き0Vを出力する反転回路、CMPは２つの入力を
比較する比較器である。CNTはφ_A1，φ_A2，φ_B
１，φ_B2，φ_Sを出力するコントロール回路と２
つのカウンタN₁，N₂とで構成されており、φ_Sは
0VからＶ_Dまで振幅するものとし、Ｖ_Dは電源電
圧とする。FET T₁のソースは入力端子に接続さ
れ、ドレインはＥ点に接続されている。φ_Sは、
T₁のゲートに入力されるとともに反転回路INVに
入力され、反転回路INVの出力はコンデンサＣ_S
の一端に接続されている。Ｃ_Sの他端は、Ｅ点に
接続されている。FET T₂のソースは、Ａ点に接
続され、ドレインはＣ点に接続され、ゲートに
は、φ_A1が入力されている。FET T₃のソースは
Ｃ点に接続され、そのドレインは接地され、その
ゲートにはφ_B1が入力されている。コンデンサＣ
_M1の一端は、Ｃ点に接続され、他端は接地されて
いる。FET T₄のソースは、Ｂ点に接続され、ド
レインはＤ点に接続され、ゲートにはφ_A2は入力
されている。FET T₅のソースはＤ点に接続さ
れ、ドレインは接地され、そのゲートにはφ_B2が
入力されている。コンデンサＣ_M2の一端は、Ｄ点
に接続され、他端は接地されている。比較器
CMPの２つの入力は、一端はＥ点と接続され
て、もう一方にはＶ_D−Ｖ_Pなる電圧が入力され
る。その出力は、コントロール回路に接続されて
いる。第５図にこの回路のタイミング図を示す。

次に、この回路の動作を簡単に説明する。

φ_Sが“Ｌ”となるとT₁はオン状態となり、Ｅ
点の電位はＶ_xとなる。INVの出力は0Vとなるの
で、コンデンサＣ_SにはＱ＝Ｃ_S・Ｖ_xなる電荷が
蓄積される。次にφ_Sが“Ｈ”となるとFET T₁
はオフ状態となり、反転回路INVの出力はＶ_D−
Ｖ_PとなるためＥ点の電位はＶ_x−Ｖ_P＋Ｖ_Dとな
る。

次にφ_A1が立下ると、FET T₂はオン状態とな
り、Ｃ点の電位は、Ｖ_D−Ｖ_Pとなる。従つて容量
Ｃ_M1には△Q₁＝Ｃ_M1・（Ｖ_D−Ｖ_P）が容量Ｃ_Sより
充電され、Ｅ点の電位は、△V₁＝△Ｑ_１／Ｃ_Ｓ＝Ｃ_Ｍ１
／Ｃ_Ｓ・ （Ｖ_D−Ｖ_P）だけ上昇する。次に、φ_A1が立上る
とT₂はオフ状態となる。φ_B1が“Ｌ”になると
T₃はオン状態となり、Ｃ_M1に蓄えられた電荷を
逃がす。このようにφ_A1とφ_B1を交互に入力する
ことにより、Ｅ点の電位は一定電位づつ上昇す
る。比較器CMPは、第５図のごとく、Ｅ点の電
位がＶ_D−Ｖ_Pより高くなると“Ｈ”を出力するも
のとする。CNTはφ_Sが“Ｌ”から“Ｈ”に変化
した時点より、比較器CMPから“Ｈ”が出力さ
れる期間におけるφ_B1のクロツク数をN₁カウンタ
で数え、その値をN₁とする。CNTの出力が
“Ｈ”となると、ふたたびφ_Sを“Ｌ”にし、Ｅ点
の電位をＶ_xにすることにより、コンデンサＣ_Sに
Ｑ＝Ｃ_S・Ｖ_xなる電荷を蓄積させる。そしてφ_S
を“Ｈ”にして、Ｅ点の電位をＶ_x−Ｖ_P＋Ｖ_Dに
させる。次にφ_A1に（Ｎ−１）個のクロツクを
CNTより出力する。この動作によりＥ点の電位
は、Ｃ_Ｍ１／Ｃ_Ｓ（Ｖ_D−Ｖ_P）・（Ｎ−１）だけ上昇す
る。

次にφ_A2が立下げるとT₄はオン状態となり、Ｄ
点の電位はＶ_D−Ｖ_Pとなる。従つてＣ_M2には△
Q₂＝Ｃ_M2・（Ｖ_D−Ｖ_P）がＣ_Sより充電されＥ点
の電位は、△V₂＝△Ｑ_２／Ｃ_Ｓ・（Ｖ_D−Ｖ_P）だけ上昇
す る。この時、コンデンサＣ_M2の容量はＣ_M1の容量
より小さいものとする。すると△V₁＞△V₂なる
不等式が成り立つ。従つてφ_A2のクロツクによ
り、Ｅ点の電位の上昇は、φ_A1によるよりも除々
に上昇する。そして、Ｅ点の電位がＶ_D−Ｖ_Pを越
えた時点に、CMPより“Ｈ”が出力される。
CNTはφ_Sが“Ｌ”から“Ｈ”に変化した時点よ
りCMPから“Ｈ”が出力される期間におけるφ_B
1とφ_B2のクロツク数をN₂カウンタで数え、その
値をN₂とすれば、入力の未知電位Ｖ_xは次の式に
よつて求められる。

Ｖ_x＝（N₁−１）・△V₁＋｛N₂−（N₁−１）｝・△V₂ そこで、△V₁を△V₂のｎ倍にすることによ
り、即ちC₁の値をC₂の値のｎ倍とすれば、同一
の変換精度を従来方式では、 Ｖ_x＝（N₁−１）×ｎ・△V₂＋｛N₂−（N₁−１）｝△Ｖ＝｛（N₁−１）（ｎ−１）＋N₂｝△V₂ であるから｛（N₁−１）（ｎ−１）＋N₂｝×τなる
変換時間が必要であつたのが、本方式ではφ_１の
周期をτ、αを適当な定数とするとN₁＋N₂＋α
の変換時間ですむ。すなわち、従来は定数K₁、
K₂をまず求め、その後実際のアナログ信号をデ
ジタル変換するようになつているので、第３図に
示すように３回もの信号変換が必要であつたが、
本発明によればわずか２回の変換でよい。しか
も、そのためのハードウエア構成に関してみて
も、第２の放電回路とカウンタを追加するのみで
よく、比較器は１つでないので回路規模が大型化
することをも抑制することができる。

【図面の簡単な説明】

第１図は従来の信号変換回路を示す回路図、第
２図は第１図の回路のタイミング図、第３図は第
１図の回路の変換手順を示す図である。第４図は
本発明の一実施例による変換回路を示す回路図、
第５図はその動作波形を示す図である。 φ_S，φ_１，φ_２，φ_A2，φ_B2，φ_S，φ_B1，φ
_A1……コントロール信号、Q₁〜Q₃，T₁〜T₅……
Ｐ型MOS FET、C₁，C₂，Ｃ_M1，Ｃ_M2，Ｃ_S……
容量、INV……反転回路、CM……比較器。

Claims (1)

【特許請求の範囲】
1. １ サンプリング信号に応じて入力されるアナロ
   グ信号によつて充電される充電回路と、該充電回
   路に接続され、充電された電荷をクロツクパルス
   に応じて所定量づつ放電する第１の放電回路と、
   前記充電回路に接続され充電された電荷を前記ク
   ロツクパルスに応じて前記第１の放電回路の放電
   量よりも少ない量づつ放電する第２の放電回路
   と、前記充電回路に接続され、該充電回路の出力
   電圧レベルと予め決められた基準電圧レベルとを
   比較し、前記出力電圧レベルが前記基準電圧レベ
   ルを越えた時に検出信号を発生する比較器とを有
   し、第１のサンプリング信号に基いてアナログ入
   力信号を前記充電回路に充電し、しかる後前記ク
   ロツクパルスを前記第１の放電回路に印加するこ
   とによつて充電された電荷を所定量づつ放電せし
   め、前記比較器から検出信号が発生されるまでの
   期間前記第１の放電回路に印加された前記クロツ
   クパルスの数Ｎを計数し、しかる後第２のサンプ
   リング信号に基いて前記アナログ入力信号と同じ
   レベルのアナログ入力信号を再度前記充電回路に
   充電し、前記第１の放電回路を用いて前記クロツ
   クパルスをＮ−１回印加することによつて再充電
   された電荷を放電せしめ、しかる後前記第２の放
   電回路に前記クロツクパルスを印加することによ
   つて残つた電荷を前記比較器から検出信号が発生
   されるまで放電せしめ、前記第１および第２の放
   電回路に印加されたクロツクパルスの数を用いて
   前記アナログ入力信号をデジタルデータに変換す
   ることを特徴とする信号変換器。