JPS6360567B2 - - Google Patents
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- JPS6360567B2 JPS6360567B2 JP9765078A JP9765078A JPS6360567B2 JP S6360567 B2 JPS6360567 B2 JP S6360567B2 JP 9765078 A JP9765078 A JP 9765078A JP 9765078 A JP9765078 A JP 9765078A JP S6360567 B2 JPS6360567 B2 JP S6360567B2
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- clock
- voltage
- capacitive element
- gate
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- 238000005070 sampling Methods 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号とデイジタル信号との間
の変換機能を備えた信号変換回路に関する。
の変換機能を備えた信号変換回路に関する。
マイクロコンピユータ（以下マイコンと略す）
の応用分野が広がるにつれて、低価格のアナロ
グ・デジタル変換回路を内蔵したマイクロコンピ
ユータ（以下マイコンと略す）が求められてい
る。かかる要望を満すために本発明者はすでに特
願昭51−156605号出願にて容量素子間で電荷を転
送してＡ／Ｄ又はＤ／Ａ変換する信号変換回路を
提案した。しかしながら、提案した信号変換回路
ではＡ／Ｄ変換回路を構成する絶縁ゲート電界効
果型トランジスタ（以下IGFETと略す）の閾値
電圧のバラツキがＡ／Ｄ変換回路の分解能に較べ
て小さい必要があるためと、IGFETの絶縁ゲー
ト膜中に含まれる不純物の分極などによつて閾値
電圧に安定になるまでの時間遅れにより高分解能
のＡ／Ｄ変換回路が形成されている半導体基板の
電位に近い入力信号に対しＡ／Ｄ変換回路の直線
性が悪くなる欠点があり、高精度のＡ／Ｄ変換回
路を内蔵したマイコン等の集積回路を低価格で提
供することは難かしかつた。
の応用分野が広がるにつれて、低価格のアナロ
グ・デジタル変換回路を内蔵したマイクロコンピ
ユータ（以下マイコンと略す）が求められてい
る。かかる要望を満すために本発明者はすでに特
願昭51−156605号出願にて容量素子間で電荷を転
送してＡ／Ｄ又はＤ／Ａ変換する信号変換回路を
提案した。しかしながら、提案した信号変換回路
ではＡ／Ｄ変換回路を構成する絶縁ゲート電界効
果型トランジスタ（以下IGFETと略す）の閾値
電圧のバラツキがＡ／Ｄ変換回路の分解能に較べ
て小さい必要があるためと、IGFETの絶縁ゲー
ト膜中に含まれる不純物の分極などによつて閾値
電圧に安定になるまでの時間遅れにより高分解能
のＡ／Ｄ変換回路が形成されている半導体基板の
電位に近い入力信号に対しＡ／Ｄ変換回路の直線
性が悪くなる欠点があり、高精度のＡ／Ｄ変換回
路を内蔵したマイコン等の集積回路を低価格で提
供することは難かしかつた。
先に発明者が提案した信号変換回路は第１図に
示すようにアナログ入力信号VIを第１の
IGFETQ11のソースに受け、そのゲートに加わる
サンプリング信号φsに応じてドレインに接続さ
れた保持用容量素子Csを充電する。第１の
IGFETQ11のドレインにはゲートに第１のクロツ
クパルスφ1が与えられる第２のIGFETQ12のソー
スが接続されており、この第２のIGFETQ12のゲ
ートとドレイン間には増幅用容量素子が、また、
ドレインにはそのゲートに第１のクロツクパルス
φ1とは逆位相でかつ、重ならない第２のクロツ
クパルスφ2が与えられている第３のIGFETQ13の
ソースが接続され、かつ出力端子３に接続されて
いる。第３のIGFETQ13のドレインは電源端子に
接続されている。又、第１のIGFETQ11のドレイ
ンにはゲートに第１のクロツクパルスφ1を与え
られる第４のIGFETQ14のドレインが接続され、
その第４のIGFETQ14のソースには計数用容量素
子Ｃとゲートに第２のクロツクパルスφ2を与え
られている第５のIGFETQ15のドレインが接続さ
れ、第５のIGFETQ15のソースと計数用容量素子
Ｃの他方端子は接地されている。
示すようにアナログ入力信号VIを第１の
IGFETQ11のソースに受け、そのゲートに加わる
サンプリング信号φsに応じてドレインに接続さ
れた保持用容量素子Csを充電する。第１の
IGFETQ11のドレインにはゲートに第１のクロツ
クパルスφ1が与えられる第２のIGFETQ12のソー
スが接続されており、この第２のIGFETQ12のゲ
ートとドレイン間には増幅用容量素子が、また、
ドレインにはそのゲートに第１のクロツクパルス
φ1とは逆位相でかつ、重ならない第２のクロツ
クパルスφ2が与えられている第３のIGFETQ13の
ソースが接続され、かつ出力端子３に接続されて
いる。第３のIGFETQ13のドレインは電源端子に
接続されている。又、第１のIGFETQ11のドレイ
ンにはゲートに第１のクロツクパルスφ1を与え
られる第４のIGFETQ14のドレインが接続され、
その第４のIGFETQ14のソースには計数用容量素
子Ｃとゲートに第２のクロツクパルスφ2を与え
られている第５のIGFETQ15のドレインが接続さ
れ、第５のIGFETQ15のソースと計数用容量素子
Ｃの他方端子は接地されている。
上記Csに信号電圧が入力された後第１の
IGFETQ11が遮断状態となり次いでCsの他方端子
が接地電位から電源電圧VDよりIGFETのピンチ
オフ電圧VPを引いた電位（VD−VP）まで変化さ
せた後、第１と第２のクロツクパルスにより第４
と第５のIGFETQ14，Q15を交互に導通状態とす
る。上記保持用容量素子Csに蓄えられた電荷は
第４のIGFETQ14が導通するたびに計数用容量素
子Ｃを充電し、第５のIGFETQ15が導通するたび
に接地電位に放電される。第２のIGFETQ12のソ
ース電位がクロツクパルスの電位VDよりピンチ
オフ電圧VPだけ低い電位にまで上昇すると第２
のIGFETQ12は導通し出力端子３に信号が出力さ
れるので、第１のIGFETQ11が遮断してから出力
信号が出るまでのクロツクパルス数が入力電圧に
対応する数として取出される。
IGFETQ11が遮断状態となり次いでCsの他方端子
が接地電位から電源電圧VDよりIGFETのピンチ
オフ電圧VPを引いた電位（VD−VP）まで変化さ
せた後、第１と第２のクロツクパルスにより第４
と第５のIGFETQ14，Q15を交互に導通状態とす
る。上記保持用容量素子Csに蓄えられた電荷は
第４のIGFETQ14が導通するたびに計数用容量素
子Ｃを充電し、第５のIGFETQ15が導通するたび
に接地電位に放電される。第２のIGFETQ12のソ
ース電位がクロツクパルスの電位VDよりピンチ
オフ電圧VPだけ低い電位にまで上昇すると第２
のIGFETQ12は導通し出力端子３に信号が出力さ
れるので、第１のIGFETQ11が遮断してから出力
信号が出るまでのクロツクパルス数が入力電圧に
対応する数として取出される。
この信号変換回路のＡ／Ｄ変換の特性は
Ｎ＝Cs／Ｃ・VI／VD−VP …(1)
と現わされる。ここでＮは出力パルス数、Csは
保持用容量、Ｃは計数用容量、VIは入力信号電
圧、VDは電源及びクロツクパルス電圧、VPは
IGFETのピンチオフ電圧（ここでは、MOSトラ
ンジスタのゲートとドレインをVDに接続した時、
ソースに現われる電圧をピンチオフ電圧という。
なお、この電圧はバツクゲートバイアス（基板バ
イアス）がVD−VPの時のMOSトランジスタのし
きい値電圧とみることもできる）である。
保持用容量、Ｃは計数用容量、VIは入力信号電
圧、VDは電源及びクロツクパルス電圧、VPは
IGFETのピンチオフ電圧（ここでは、MOSトラ
ンジスタのゲートとドレインをVDに接続した時、
ソースに現われる電圧をピンチオフ電圧という。
なお、この電圧はバツクゲートバイアス（基板バ
イアス）がVD−VPの時のMOSトランジスタのし
きい値電圧とみることもできる）である。
同一ペレツト上に形成された複数個のIGFET
は非常にわずかであるがその特性が違つており、
高分解能のＡ／Ｄ変換器ではそのわずかな違いが
無視できなくなり上記(1)式は Ｎ＝Cs／Ｃ・VI／VD−VP＋α …(2) となつている。ここでαはオフセツトパルス数で
ある。αが負の数である場合には基準電圧として
接地電位を入力することができず、基準電圧源が
増加し安価なＡ／Ｄ変換回路ができないという欠
点があつた。
は非常にわずかであるがその特性が違つており、
高分解能のＡ／Ｄ変換器ではそのわずかな違いが
無視できなくなり上記(1)式は Ｎ＝Cs／Ｃ・VI／VD−VP＋α …(2) となつている。ここでαはオフセツトパルス数で
ある。αが負の数である場合には基準電圧として
接地電位を入力することができず、基準電圧源が
増加し安価なＡ／Ｄ変換回路ができないという欠
点があつた。
本発明の目的はＡ／Ｄ変換回路を構成する回路
素子のバラツキに影響されない信号変換回路によ
り集積回路生産プロセスのバラツキ許容範囲を広
くし安価で高精度な信号変換器を提供することに
ある。本発明は、入力されるアナログ信号をサン
プリング信号に基いてサンプリングする回路と、
各一端が該サンプリング回路の出力端に共通に接
続された第１および第２の容量素子と、前記第１
および第２の容量素子の前記各一端に共通に接続
され、第１のクロツクでゲートの開閉が制御され
る第１のトランジスタと、該第１のトランジスタ
に一端が接続され他端が接地された第３の容量素
子と、前記第１および第２の容量素子の前記各一
端に接続され、ゲートに前記第１のクロツクをう
け、他端が出力端子に接続された第２のトランジ
スタと、該第２のトランジスタの前記他端に一端
が接続され他端に前記第１のクロツクをうける第
４の容量素子と、一端が前記第４の容量素子の一
端に接続され、他端が定電圧電源端に接続され、
前記第１のクロツクとは逆位相の第２のクロツク
をゲートにうけて開閉制御される第３のトランジ
スタと、前記第２のクロツクをゲートにうけ前記
第３の容量に充電された電荷を放電する第４のト
ランジスタと、前記サンプリング信号が供給され
期間前記第１および第２の容量素子の各他端に接
地電位を与え、サンプリング信号が供給されない
期間は前記第１の容量素子の他端に定電圧からト
ランジスタのピンチオフ電圧をひいた電圧を印加
し、前記第２の容量素子の他端に前記定電圧を印
加する回路とを有し、前記サンプリング信号が供
給されてから前記出力端子の出力レベルが接地電
位と電源電位からトランジスタのピンチオフ電圧
を引いた電位との間に設定したしきい値電位を始
めて横切つて変化するまでに前記第４のトランジ
スタのゲートに印加された前記第１のクロツクの
数を前記アナログ信号に対応するデジタル値とし
て求めることを特徴とするものである。
素子のバラツキに影響されない信号変換回路によ
り集積回路生産プロセスのバラツキ許容範囲を広
くし安価で高精度な信号変換器を提供することに
ある。本発明は、入力されるアナログ信号をサン
プリング信号に基いてサンプリングする回路と、
各一端が該サンプリング回路の出力端に共通に接
続された第１および第２の容量素子と、前記第１
および第２の容量素子の前記各一端に共通に接続
され、第１のクロツクでゲートの開閉が制御され
る第１のトランジスタと、該第１のトランジスタ
に一端が接続され他端が接地された第３の容量素
子と、前記第１および第２の容量素子の前記各一
端に接続され、ゲートに前記第１のクロツクをう
け、他端が出力端子に接続された第２のトランジ
スタと、該第２のトランジスタの前記他端に一端
が接続され他端に前記第１のクロツクをうける第
４の容量素子と、一端が前記第４の容量素子の一
端に接続され、他端が定電圧電源端に接続され、
前記第１のクロツクとは逆位相の第２のクロツク
をゲートにうけて開閉制御される第３のトランジ
スタと、前記第２のクロツクをゲートにうけ前記
第３の容量に充電された電荷を放電する第４のト
ランジスタと、前記サンプリング信号が供給され
期間前記第１および第２の容量素子の各他端に接
地電位を与え、サンプリング信号が供給されない
期間は前記第１の容量素子の他端に定電圧からト
ランジスタのピンチオフ電圧をひいた電圧を印加
し、前記第２の容量素子の他端に前記定電圧を印
加する回路とを有し、前記サンプリング信号が供
給されてから前記出力端子の出力レベルが接地電
位と電源電位からトランジスタのピンチオフ電圧
を引いた電位との間に設定したしきい値電位を始
めて横切つて変化するまでに前記第４のトランジ
スタのゲートに印加された前記第１のクロツクの
数を前記アナログ信号に対応するデジタル値とし
て求めることを特徴とするものである。
以下、図面を用いて本発明を説明する。ここで
は説明の便宜上使用トランジスタは総てＰチヤン
ネルエンハンスメント型IGFETとする。
は説明の便宜上使用トランジスタは総てＰチヤン
ネルエンハンスメント型IGFETとする。
第２図は本発明の実施例であるＡ／Ｄ変換回路
を示す。入力端子１にソースが接続された
IGFETQ1のスイツチであり、IGFETQ1のゲート
はサンプリング信号のφs端子５に、ドレインは、
IGFETQ2のソースと節点２で接続する。
IGFETQ2のゲートをクロツクパルスφ1端子６
に、ドレインを出力端子３に接続する。
IGFETQ3のソースを出力端子３に、ゲートをク
ロツクパルスφ2の印加端子７に、ドレインを電
源電圧VDの供給端子１０に接続する。IGFETQ4
のドレインを節点２に、ゲートをφ1端子６に、
ソースは計数用容量素子Ｃの一方端子と節点で接
続し、容量素子Ｃの他方端子は接地する。
IGFETQ5のドレインを節点４に、ゲートをクロ
ツクφ2端子７に接続し、ソースを接地する。
IGFETQ6のドレインは節点９に、ゲートはφs端
子５に接続し、ソースは接地する。デブレシヨン
型IGFETQ9のドレインは電源VD端子１０に、ゲ
ート及びソースは節点９に接続する。IGFETQ7
のドレインは節点８にゲートはφs端子５に接続
し、ソースを接地する。
を示す。入力端子１にソースが接続された
IGFETQ1のスイツチであり、IGFETQ1のゲート
はサンプリング信号のφs端子５に、ドレインは、
IGFETQ2のソースと節点２で接続する。
IGFETQ2のゲートをクロツクパルスφ1端子６
に、ドレインを出力端子３に接続する。
IGFETQ3のソースを出力端子３に、ゲートをク
ロツクパルスφ2の印加端子７に、ドレインを電
源電圧VDの供給端子１０に接続する。IGFETQ4
のドレインを節点２に、ゲートをφ1端子６に、
ソースは計数用容量素子Ｃの一方端子と節点で接
続し、容量素子Ｃの他方端子は接地する。
IGFETQ5のドレインを節点４に、ゲートをクロ
ツクφ2端子７に接続し、ソースを接地する。
IGFETQ6のドレインは節点９に、ゲートはφs端
子５に接続し、ソースは接地する。デブレシヨン
型IGFETQ9のドレインは電源VD端子１０に、ゲ
ート及びソースは節点９に接続する。IGFETQ7
のドレインは節点８にゲートはφs端子５に接続
し、ソースを接地する。
デブレシヨン型IGFETQ9のドレインを電源VD
端子１０に接続し、ゲート及びソースを節点９に
接続する。IGFETQ8のドレインを電源VD端子１
０に接続し、ゲートを節点９に、ソースを節点８
に接続し、デブレシヨン型IGFETQ11のドレイン
を電源VD端子１０に接続し、ゲートを節点９に、
ソースを節点１１に接続する。IGFETQ10のドレ
イン節点１１に、ゲートをφs端子５に接続し、
ソースを接地する。２つの保持用容量素子Cs1お
よびCs2の一方端子をそれぞれ節点８および節点
１１に接続し、他方端子をそれぞれ節点２に接続
する。
端子１０に接続し、ゲート及びソースを節点９に
接続する。IGFETQ8のドレインを電源VD端子１
０に接続し、ゲートを節点９に、ソースを節点８
に接続し、デブレシヨン型IGFETQ11のドレイン
を電源VD端子１０に接続し、ゲートを節点９に、
ソースを節点１１に接続する。IGFETQ10のドレ
イン節点１１に、ゲートをφs端子５に接続し、
ソースを接地する。２つの保持用容量素子Cs1お
よびCs2の一方端子をそれぞれ節点８および節点
１１に接続し、他方端子をそれぞれ節点２に接続
する。
第３図は第２図の動作を説明するための波形図
で、ここでは第２図に対応する端子及び節点にお
ける電圧波形を示している。第３図は参照して第
２図の回路の動作を説明すると、端子７に加えら
れる第２のクロツクパルスφ2に同期してサンプ
リングパルスφsが低レベルになり節点８および
１１が接地電位となるとともにIGFETQ1が導通
して入力端子１に印加されている入力信号電圧
VIは保持用容量Cs1，Cs2に書込まれる。同時に
第２のクロツクパルスφ2によりIGFETQ5が導通
し容量素子Ｃに蓄えられた電荷を接地電位に放電
する。次に第２のクロツクパルスφ2に同期して
サンプリングパルスφsが接地電位にもどると、
IGFETQ1は非導通となり、入力信号電圧VIに比
例する電荷（Cs1＋Cs2）・VIが保持用容量Cs1，
Cs2に保持される。同時にIGFETQ6，Q7および
Q10も非導通となるので節点８は電源電圧VDから
IGFETQ8のピンチオフ電圧VPを引いた電圧VD−
VPとなり、節点１１は電源電圧と同じ電位VDと
なる。同時に保持用容量Cs1およびCs2で結合され
ている節点２の電位は押し下げられてほぼVI＋
VD−VP・Cs1／（Cs1＋Cs2）となる。続いて第２
のクロツクパルスφ2と位相の異なる第１のクロ
ツクパルスφ1が低レベルになると、IGFETQ4が
導通し接地電位となつている容量Ｃの節点４が
VD−VPの電位となるまで充電する。（ここでVP
はIGFETQ1〜Q8およびQ10のピンチオフ電圧で
ある。）一方、第１のクロツクパルスφ1が印加さ
れているもう一つのIGFETQ2は節点２の電位が
VD−VPより低ければ非導通で、出力端子３の電
位は容量CBを介して第１のクロツクパルスφ1の
振幅VDだけ押し下げられ2VD−VPの電位となる。
次に第１のクロツクパルスφ1が接地電位となり
第２のクロツクパルスφ2が再び低レベルとなる
と、IGFETQ5が導通しＣ（VD−VP）の電荷量が
接地電位に放電される。
で、ここでは第２図に対応する端子及び節点にお
ける電圧波形を示している。第３図は参照して第
２図の回路の動作を説明すると、端子７に加えら
れる第２のクロツクパルスφ2に同期してサンプ
リングパルスφsが低レベルになり節点８および
１１が接地電位となるとともにIGFETQ1が導通
して入力端子１に印加されている入力信号電圧
VIは保持用容量Cs1，Cs2に書込まれる。同時に
第２のクロツクパルスφ2によりIGFETQ5が導通
し容量素子Ｃに蓄えられた電荷を接地電位に放電
する。次に第２のクロツクパルスφ2に同期して
サンプリングパルスφsが接地電位にもどると、
IGFETQ1は非導通となり、入力信号電圧VIに比
例する電荷（Cs1＋Cs2）・VIが保持用容量Cs1，
Cs2に保持される。同時にIGFETQ6，Q7および
Q10も非導通となるので節点８は電源電圧VDから
IGFETQ8のピンチオフ電圧VPを引いた電圧VD−
VPとなり、節点１１は電源電圧と同じ電位VDと
なる。同時に保持用容量Cs1およびCs2で結合され
ている節点２の電位は押し下げられてほぼVI＋
VD−VP・Cs1／（Cs1＋Cs2）となる。続いて第２
のクロツクパルスφ2と位相の異なる第１のクロ
ツクパルスφ1が低レベルになると、IGFETQ4が
導通し接地電位となつている容量Ｃの節点４が
VD−VPの電位となるまで充電する。（ここでVP
はIGFETQ1〜Q8およびQ10のピンチオフ電圧で
ある。）一方、第１のクロツクパルスφ1が印加さ
れているもう一つのIGFETQ2は節点２の電位が
VD−VPより低ければ非導通で、出力端子３の電
位は容量CBを介して第１のクロツクパルスφ1の
振幅VDだけ押し下げられ2VD−VPの電位となる。
次に第１のクロツクパルスφ1が接地電位となり
第２のクロツクパルスφ2が再び低レベルとなる
と、IGFETQ5が導通しＣ（VD−VP）の電荷量が
接地電位に放電される。
第１、第２のクロツクパルスφ1，φ2がそれぞ
れ１回ずつ低レベルとなつた時を１周期とし、Ｎ
周期後に第１のクロツクパルスφ1が低レベルと
なつた時の節点２の電位がVD−VPより高くなつ
ていると、IGFETQ2は導通し容量CBに貯えられ
た電荷は節点２に流れ込む。次に第１のクロツク
パルスφ1が接地電位にもどると、出力端子３の
電位はVD−VPより高くなるのでアナログ・デジ
タル変換が終了したことを検出できる。
れ１回ずつ低レベルとなつた時を１周期とし、Ｎ
周期後に第１のクロツクパルスφ1が低レベルと
なつた時の節点２の電位がVD−VPより高くなつ
ていると、IGFETQ2は導通し容量CBに貯えられ
た電荷は節点２に流れ込む。次に第１のクロツク
パルスφ1が接地電位にもどると、出力端子３の
電位はVD−VPより高くなるのでアナログ・デジ
タル変換が終了したことを検出できる。
ここでＡ／Ｄ変換特性は
Ｎ＝Cs1＋Cs2／Ｃ（VD−VP）（VI＋Cs2・VP／Cs1＋Cs2
）＋β…(3) （βは補正定数） であらわすことができる。
）＋β…(3) （βは補正定数） であらわすことができる。
式(2)と式(3)を比較すると式(2)で示される例では
製造プロセスのバラツキにより約半数のオフセツ
トパルス数αが負となり接地電位が入力できなか
つたのに対し、式(3)に示す実施例では保持用容量
Cs1とCs2の比を変えることによりオフセツトパル
ス数 Cs2・VP／Ｃ（VD−VP）＋β を正の数に調整することが可能となる。すなわ
ち、第１図に示す従来のものはオフセツトパルス
数がαが負になるのを補正する手段がなかつたの
に対し、本発明ではサンプリングのための容量を
２にわけ、一方にはVD−VPを他方にはほぼVDを
印加することによつて、式(2)のαの項を実質的に
Cs2・VP／Ｃ（VD−VP）＋βとなるようにし、βが負に
なる 時には左辺の方でこれを補正し全体としてαが正
となるようにすることができる。原理的にはQ11
とQ4のしきい値電圧の差とCs2との積分だけ余分
に節点２に電荷して供給してオフセツトパルス数
が負にならないようにしている。また、製造プロ
セスのバラツキにもかかわらず接地電位を基準電
圧の一つとして用いるようCs1とCs2の比を選ぶこ
ともでき、Ａ／Ｄ変換するために必要な少くとも
２つの基準電圧源のうち一つを接地電位とするこ
とができ、製造プロセスも増加しないので低価格
なＡ／Ｄ変換回路が構成できる。
製造プロセスのバラツキにより約半数のオフセツ
トパルス数αが負となり接地電位が入力できなか
つたのに対し、式(3)に示す実施例では保持用容量
Cs1とCs2の比を変えることによりオフセツトパル
ス数 Cs2・VP／Ｃ（VD−VP）＋β を正の数に調整することが可能となる。すなわ
ち、第１図に示す従来のものはオフセツトパルス
数がαが負になるのを補正する手段がなかつたの
に対し、本発明ではサンプリングのための容量を
２にわけ、一方にはVD−VPを他方にはほぼVDを
印加することによつて、式(2)のαの項を実質的に
Cs2・VP／Ｃ（VD−VP）＋βとなるようにし、βが負に
なる 時には左辺の方でこれを補正し全体としてαが正
となるようにすることができる。原理的にはQ11
とQ4のしきい値電圧の差とCs2との積分だけ余分
に節点２に電荷して供給してオフセツトパルス数
が負にならないようにしている。また、製造プロ
セスのバラツキにもかかわらず接地電位を基準電
圧の一つとして用いるようCs1とCs2の比を選ぶこ
ともでき、Ａ／Ｄ変換するために必要な少くとも
２つの基準電圧源のうち一つを接地電位とするこ
とができ、製造プロセスも増加しないので低価格
なＡ／Ｄ変換回路が構成できる。
上述の実施例ではIGFETはＰチヤンネルエン
ハンスメント型トランジスタとして説明したが、
これに限らずＮチヤンネルエンハンスメント型ト
ランジスタであつてもよい。またデプレシヨン型
トランジスタであつても動作時にエンハンスメン
ト型となる様にバイアスするならば適用できる。
又、単一チヤンネルIGFETに限らずCMOSはも
ちろん接合型トランジスタで構成された回路にも
適用できる。また、これに限らず電荷分割による
Ａ／Ｄ、Ｄ／Ａ変換器および容量測定回路にも適
用できる。
ハンスメント型トランジスタとして説明したが、
これに限らずＮチヤンネルエンハンスメント型ト
ランジスタであつてもよい。またデプレシヨン型
トランジスタであつても動作時にエンハンスメン
ト型となる様にバイアスするならば適用できる。
又、単一チヤンネルIGFETに限らずCMOSはも
ちろん接合型トランジスタで構成された回路にも
適用できる。また、これに限らず電荷分割による
Ａ／Ｄ、Ｄ／Ａ変換器および容量測定回路にも適
用できる。
第１図は本発明者が提案したＡ／Ｄ変換回路を
示す回路図、第２図は本発明の一実施例を説明す
るための回路図、第３図は第２図の実施例の各部
分における動作波形を示す図である。 記号の説明 Q1〜Q8，Q10…Ｐチヤンネルエン
ハンスメント型IGFET、Q9，Q11…Ｐチヤンネル
デプレシヨン型IGFET、Cs1，Cs2，Ｃ，CB…容
量素子、１…Ａ／Ｄ変換器入力端子、３…Ａ／Ｄ
変換器出力端子、５…φs制御信号端子、６…φ1
クロツク端子、７…φ2クロツク端子、１０…電
源端子（VD）。
示す回路図、第２図は本発明の一実施例を説明す
るための回路図、第３図は第２図の実施例の各部
分における動作波形を示す図である。 記号の説明 Q1〜Q8，Q10…Ｐチヤンネルエン
ハンスメント型IGFET、Q9，Q11…Ｐチヤンネル
デプレシヨン型IGFET、Cs1，Cs2，Ｃ，CB…容
量素子、１…Ａ／Ｄ変換器入力端子、３…Ａ／Ｄ
変換器出力端子、５…φs制御信号端子、６…φ1
クロツク端子、７…φ2クロツク端子、１０…電
源端子（VD）。
Claims (1)
- １ 入力されるアナログ信号をサンプリング信号
に基づいてサンプリングする回路と、各一端が該
サンプリング回路の出力端に共通に接続された第
１および第２の容量素子と、前記第１および第２
の容量素子の前記各一端に共通に一端が接続さ
れ、第１のクロツクでゲートの開閉が制御される
第１のトランジスタと、該第１のトランジスタの
他端に一端が接続され他端が接地された第３の容
量素子と、前記第１および第２の容量素子の前記
各一端にソースが接続されゲートに前記第１のク
ロツクをうけ、ドレインが出力端子に接続された
第２のトランジスタと、該第２のトランジスタの
前記ドレインに一端が接続され他端に前記第１の
クロツクをうける第４の容量素子と、一端が前記
第４の容量素子の一端に接続され、他端が定電圧
電源端に接続され、前記第１のクロツクとは逆位
相の第２のクロツクをゲートにうけて開閉制御さ
れる第３のトランジスタと、前記第２のクロツク
をゲートにうけ前記第３の容量に充電された電荷
を放電する第４のトランジスタと、前記サンプリ
ング信号が供給された期間前記第１および第２の
容量素子の各他端に接地電位を与え、サンプリン
グ信号が供給されない期間は前記第１の容量素子
の他端に定電圧からトランジスタのピンチオフ電
圧をひいた電圧を印加し、前記第２の容量素子の
他端に前記定電圧を印加する回路とを有し、前記
サンプリング信号が供給されてから前記出力端子
の出力レベルが接地電位と電源電位から第２のト
ランジスタのピンチオフ電圧を引いた電位との間
に設定したしきい値電位を始めて横切つて変化す
るまでに前記第４のトランジスタのゲートに印加
された前記第２のクロツクの数を前記アナログ信
号に対応するデジタル値として求めることを特徴
とする信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9765078A JPS5523688A (en) | 1978-08-09 | 1978-08-09 | Signal conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9765078A JPS5523688A (en) | 1978-08-09 | 1978-08-09 | Signal conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5523688A JPS5523688A (en) | 1980-02-20 |
| JPS6360567B2 true JPS6360567B2 (ja) | 1988-11-24 |
Family
ID=14197961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9765078A Granted JPS5523688A (en) | 1978-08-09 | 1978-08-09 | Signal conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5523688A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816546U (ja) * | 1981-07-22 | 1983-02-01 | 株式会社島津製作所 | フロ−セル |
-
1978
- 1978-08-09 JP JP9765078A patent/JPS5523688A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5523688A (en) | 1980-02-20 |
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