JPS6037653B2

JPS6037653B2 - 信号変換回路

Info

Publication number: JPS6037653B2
Application number: JP51156605A
Authority: JP
Inventors: 藤次郎武川
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1976-12-27
Filing date: 1976-12-27
Publication date: 1985-08-27
Also published as: JPS5381060A; US4184152A

Description

【発明の詳細な説明】本発明はアナログ信号とディジタル信号との間の変換機
能を備えた信号変換回路に関するものである。

一般に、この種の信号変換回路を利用するものとして、
アナログ信号をディジタル信号に変換し、変換されたデ
ィジタル信号を更にアナログ信号に変換するアナログフ
ィル夕がある。

このように、ＡＤ変換器及びＤＡ変換器を要するアナロ
グフィルタは従来のアナログフィル夕に比較して高精度
のフィル夕特性を得ることが可能であるが、ＡＤ変換器
及びＤＡ変換器が複雑且つ高価であるため、限られた分
野でしか実用化されていない。近年、アナログ信号をデ
ィジタル信号の形で処理する技術の進歩と共に、各種の
変換器が提案されているが、同一精度のＡＤ変換器及び
ＤＡ変換器を構成することが難かしいため、アナログフ
ィル夕に適した回路は得られていない。本発明の目的は
アナログフィル外こ適し、構成素子の特性におけるバラ
ッキにかかわらず、比較的高精度の信号変換を行なえる
信号変換回路を提供することである。本発明の他の目的
は構成素子として絶縁ゲート型電界効果トランジスタ（
以下ＩＧＦＥＴと称す）を用い、容量素子との間で電荷
転送を行なう形式の信号変換回路を提供することである
。

本発明のより他の目的は変ｆ逸機能を容易に変えること
ができる信号変換回路を提供することである。

．本発明によれば、電荷を保持する第１
及び第２の端子を有する保持用容量素子と、同様に第１
及び第２の端子を備え、第１の端子が接地されている前
記保持用容量素子からの電荷を受けるための計測用容量
素子と、保持用容量素子の第１の端子に接続されたＩＧ
ＦＥＴと、このＩＧＦＥＴを導通させて保持用容量素子
の第１の端子を任意の電位に充電する手段と、保持用容
量素子の第２の端子に綾続され、この第２の端子に予め
定められた基準電位と接地電位とを印加する手段と、保
持用容量素子の任意の電位に充電された第１の端子から
電荷を取り出し、計測用容量素子の第２の端子を上述し
た基準電位まで充電する手段と、計測用容量素子に充電
された電荷を一定電位に放電する手段と、保持用容量素
子の第１の端子の電位の絶対値が上託した基準電位の絶
対値より小さくなったことを検出する手段と、計測用容
量素子において保持用容量素子を放電した回数を計数す
る手段とを備えたアナログ信号及びディジタル信号の信
号変換を行なう信号変換回路が得られる。

本発明では、保持用容量素子から計測用容量素子へ電荷
を転送し、且つ、計測用容量素子に蓄積された電荷を順
次放電させることによって信号変換を行なうが、この信
号変換部にＩＧＦＥＴを使用したＢＢＤ（バケットブリ
ゲード素子）を用いた場合、前述した基準電位は信号変
換回路の動作を規定する制御信号電圧からＩＧＦＥＴの
ピンチオフ電圧を引いた電圧となる。

以下、図面を参照して本発明を説明する。

尚、説明の便宜上、特にことわらない限り、使用トラン
ジスタは全てＰチャンネルェンハンスメント型ＭＯＳＦ
ＥＴとする。第１図は本発明の一実施例を示す図であり
、ここでは、まず、ＡＤ変換回路として使用する場合に
ついて説明する。第１図を参照すると、アナログ信号端
子１及びディジタル信号端子３とが設けられており、Ａ
Ｄ変換器を構成するときには端子１を入力端子、端子３
を出力端子として使用する。次に、この実施例では入力
アナログ信号のサンプリングを行なうスイッチングトラ
ンジスタＱ，、サンプリングされた値を保持する保持用
容量素子ＣＳ、この保持用容量素子ＣＳの電荷を放電
させるための一端を接地された計測用容量素子Ｃ及び容
量素子Ｃｓ，Ｃの充放電を制御し、且つ、計測用容量素
子Ｃに対する放電回数を計数するために、トランジスタ
Ｑ２，Ｑ３，Ｑ，Ｑが設けられており、これら５つのト
ランジスタＱ，〜Ｑ５は全て同一のピンチオフ電圧Ｖｐ
を有しているものとする。これらトランジスタのうち、
トランジスタＱ，はそのソースを入力端子１に、そのド
レインをトランジスタＱ２のソース並びに保持用容量素
子Ｃｓとの結合点２にそれぞれ接続され、且つ、ゲート
をサンプリング信号Ｊｓの入力端子５に接続されている
。トランジスタＱ２及びＱのゲートは第１クロック信号
？，の入力端子７に接続され、トランジスタＱ２のドレ
インはトランジスタ偽のソースと共に出力端子３に結合
されている。一方、トランジスタＱはそのソースを計測
用容量素子Ｃの一端と結合点４に接続され、他方、ドレ
ィンを結合点２に接続されている。トランジスタＱ５の
ソースは結合点４に結ばれ、ドレィンは端子１０（ここ
では接地）に接続されている。出力端子３と端子１１と
の間には、出力検出の感度を上昇させるために、付加容
量素子ＣＢが設けられており、この実施例では端子１１
を第１クロック信号？，の入力端子７に接続している。
更に、トランジスタＱ３，Ｑ５のゲートは第２クロック
信号？２の入力端子９に接続され、トランジスタＱのソ
ースには電源電圧Ｖ。が供給されている。以下、この実
施例では回路の動作を規定する制御信号電圧が電源電圧
ＶＤに等しいものとする。次に、各端子に供給される信
号間の関係について説明すると、まず、端子７からトラ
ンジスタＱ２，Ｑのゲートに与えられる第１クロック信
号め，と端子９からトランジスタＱ，Ｑのゲートに加え
られる第２クロック信号Ｊ２とは繰り返し周波数におい
て等しく、位相において異なっている。

また、第１クロック信号め，はサンプリング信号？ｓと
実質的には同期的に、好ましくはサンプリング信号？ｓ
より若干遅れた形で供給される。これら第１及び第２ク
ロック信号０，及びぐ２とサンプリング信号Ｊｓとは制
御電圧（ここでは電源電圧Ｖｏ）に等しい振幅を有して
いる。尚、この実施例ではＰチャンネルェンハンスメン
ト型ＭＯＳＦＥＴを使用しているから、電源電圧は負極
性である。一方、保持用容量素子Ｃｓの一端が接続され
ている端子６にはサンプリング信号ぐｓと逆相の信号平
ｓが与えられており、この信号２ｓは接地電位と、電源
電圧Ｖｏからトランジスタのピンチオフ電圧Ｖｐを引い
た電位（ＶＤ−Ｖｐ）間を遷移する。

説明の便宜上、３つの容量素子はＣｓ＞Ｃ＞ＣＢの関係
になるように選ばれているものとするが、これらの容量
素子はＣｓとＣとＣ８の関係を満足すればよい。第２図
は第１図の動作を説明するための波形図であり、ここで
は、第１図の対応する端子及び結合点における電圧波形
を示している。

第２図をも．併せ参照して第１図の動作を説明すると、
端子９に加えられる第２クロック信号？２に同期してサ
ンプリング信号？ｓが低レベルになり、信号？ｓが接地
電圧になると、トランジスタＱ，が導通して入力端子１
に加えられた入力信号電圧Ｖ，は保持用容量素子Ｃｓに
読み込まれる。このとき、第２クロック信号Ｊ２により
トランジスタＱが導通し計測用容量素子Ｃを接地電位と
する。次に、第２クロツク信号◇２と同期してサンプリ
ング信号？ｓが接地電位に戻ると、トランジスタＱ，は
非導通となりサンプリング時点におけるレベルが保持用
容量素子Ｃｓにホールドされる。この時点では、保持用
容量素子ＣＳに接続された端子６の電位が逆相信号？ｓ
によりＶｏ−Ｖｐになるから、結合点２の電位は逆相信
号平Ｓにより押し下げられてＶＩ十Ｖｏ一Ｖｐとなる。
続いて、第２クロツク信号◇２と位相の異なる第１クロ
ック信号で，が低レベル（ＶＤ）になると、トランジス
タＱ４が導通し、接地電位になっている容量素子Ｃの結
合点４がＶｏ−Ｖｐの電位になるまで充電する。

容量素子ＣはＣｓに比して小さく選ばれているから、結
合点４の電位は結合点２の電位に比較して迅速に遷移す
る。一方、第１クロック信号？．が与えられるもう一つ
のトランジスタＱ２は結合点２の電位がＶｏ−Ｖｐより
低ければ非導通で、出力端子３の電位は容量素子Ｃ８を
介して第１クロツク信号少，が加わるため２Ｖｏ一Ｖｐ
となる。次に、第１クロック信号◇，が接地電位となり
第２クロック信号◇２が再び低レベルになると、トラ
ンジスタＱ５が導通し結合点４は接地電位となる。第１
、第２クロック信号◇，，Ｑ２がそれぞれ１回ずつ低レ
ベルになってときを１周期とし、Ｎ周期後、第１クロツ
ク信号め，が低レベルになってとき結合点２の電位がＶ
ｏ−Ｖｐより高くなると、トランジスタＱ２は導通し容
量素子ＣＢに貯えられた電荷は保持用容量素子ＣＳに流
れ込む。

次に、第１クロック信号◇，が接地電位に戻ると、出力
端子３の電位はＶｏ−Ｖｐより高くなって、入力信号レ
ベルまでの放電が終了したことが検出される。この場合
、容量素子ＣＢは保持用容量素子Ｃｓより小さく選ばれ
ており放電電荷に相当する電位変動が大きいから、結合
点２の電位変動が出力端子３に増幅された形であらわれ
、結合点２の電位がＶＤ−Ｖｐより高くなったことが容
易に検出される。ここで、ＡＤ変換を行なう部分におけ
る変換特性は容量素子Ｃｓの接続された結合点２の電位
をＶ，十Ｖｏ−ＶｐからＶＤ−Ｖｐにする電荷量と容量
ＣをＮ回ＶＤ−Ｖｐに充電した電荷量に等しいから、Ｃ
Ｓ｛（Ｖ，十Ｖ。

−Ｖｐ）−（Ｖ。−Ｖｐ）｝＝Ｎ・Ｃ（Ｖ。−Ｖｐ）が
成立する。この式から、容量Ｃに対する充電回数ＮはＶ
，Ｎ＝き●Ｖ。

・Ｖｐ…‐‐‐‘・｝であらわすことができる。

次に、第１図の端子１０がＶｏより高い一定電圧源Ｖｃ
に接続されている場合を考えると、ＣＳ｛（Ｖ，十Ｖ。

−Ｖｐ）−（ＶＤ−Ｖｐ）｝＝Ｎ・Ｃ（Ｖ。−Ｖｐ−Ｖ
Ｃ）となり、これより、Ｎ＝舎‐ＶＤ寺Ｉｐ−ＶＣ‐‐‐‐・‐‘２１
１が求まる。

｛２）式からも明らかな通り、第１図の回路はＡＤ変換
部分の変換特性をバイアス電圧によって調整できる。ま
た、第１図の実施例では端子１１を端子７に接統したが
、端子１１には第３図に示すように、第２クロック信号
で２と重ならない範囲で第１クロツク信号？，より少し
遅れたクロツク信号Ｊ，′を用い、容量ＣＢの放電によ
り出力端子３の出力レベルを迅速に安定化させ、高速の
ＡＤ変換を行なえる。

出力端子３からの出力信号Ｖ。は外部に設けられたカウ
ンタに送出され、アナログ入力信号のレベルに応じたデ
ィジタル信号が例えばＤＡ変換回路に供給される。第４
図ａ及びｂは第１図の端子５に供給されるぐｓからめｓ
を得るための回路である。

第４図ａは１個のデプリーション型ＭＯＳＦＥＴＱ６と
３個のェンハンスメント型ＭＯＳＦＥＴＱ７〜Ｑ９を用
いた回路であり、第４図ｂは第４図ａの回路をＣ一ＭＯ
Ｓを用いて構成した場合を示している。いずれの場合に
も、ぐｓが低レベルになると、ぐＳとして接地電位が送
出され、他方、ＯＳが接地電位になると、？ｓとしてＶ
ｏ−Ｖｐが送出される。以上、第１図の回路をＡＤ変換
回路として使用する場合について説明したが、第１図の
回路はＤＡ変換回路としても使用可能である。この場合
、サンプリング信号及びその逆相信号が与えられる端子
５及び６をディジタル信号の入力端子、アナログ信号の
端子１が出力端子となる。尚、この場合、端子５にはプ
リチャージ用の信号◇ｓ、他方、端子６にはＡＤ変換の
結果得られたディジタル信号値に応じた信号◇ｓがそれ
ぞれカウンタを介して与えられるものとする。次に、第
１図を参照してＤＡ変換動作を説明すると、まず、出力
端子１にＶｏ又はＶｏ−Ｖｐの電位を加え、ぐｓを低レ
ベル（ＶＤ）、心ｓを接地電位にして結合点２をＶＤ−
Ｖｐにプリチャージする。次に、？ｓを接地電位、ＣＳ
をＶｏ−Ｖｐにすると結合点２の電位は２（Ｖｏ−Ｖｐ
）に押し下げられる。続いて、第１、第２クロック信号
Ｑ，，？２を用いて次の？ｓが供給されるまで容量Ｃ
ｓからＮ，Ｃ（Ｖｏ−Ｖｐ）だけ電荷を取り去る。ここ
で、Ｎ，は前述したＡＤ変換において入力電圧をＶｏ−
Ｖｐとしたときの出か肌ス数Ｎ側く：き）舷、Ｖｐ−Ｖ
ｐと接地電位間の任意の入力電圧Ｖ，を入力してＡＤ変
換した出力パルス数Ｖ。を引いたものとすれば、Ｎ，＝
妻（・−Ｖこラこ〉…イ３’であらわされる。

このとき、結合点２の電位は次Ｓ（Ｖ。

−Ｖｐ）−ＣＳ（Ｖ。−Ｖｐ−Ｖ【）＝ＣＳ（ＶＤ−Ｖ
ｐ十Ｖ，）となり、ＪｓをＶＤ−Ｖｐから接地電位にし
、？ｓをＶｏにすると、出力端子１には前述したＡＤ変
換回路に入力した電圧ＶＩが出力される。ディジタルフ
ィル夕の出力信号が入力信号と逆相でもよい場合には、
【１｝式で求まったパルス数を直接入力してもよいし、
ＭＯＳＦＥＴのソースホロワ回路で出力する必要がある
ときには、ＭＯＳＦＥＴの関値電圧に相当するパルス数
を補正して入力すればよい。

第１図に示した回路をＤＡ変換回路として使用した場合
、結合点２をＶｏ−Ｖｐにブリチヤージした後でなけれ
ば、ＯＡ変換することができないので、出力を連続的に
取り出すことは困難である。

第５図は本発明の他の実施例であり、この実施例では出
力を連続的に取り出せるＤＡ変換回路を構成している。
第６図は第５図の対応する各部における動作波形を示す
図である。まず、第５図を参照すると、保持用容量Ｃｓ
を充電するためにＭＯＳＦＥＴＱ．５が設けられている
。その他の回路構成は第１図と同様であるがここではＤ
Ａ変換を行なう部分のみを示し、他の素子は図示を省略
した。図に示すように、充電用ＭＯＳＦＥＴＱ，５のソ
ースは結合点２に、ゲートは端子１２に接続されており
、且つ、そのドレィンは電源電圧ＶＤを供給する電源端
子８に接続されている。また、このＭＯＳＦＥＴＱ．５
のゲートには容量Ｃｓをプリチャージするために端子１
２を介して第６図に示すようなクロック信号め３が供給
されている。尚、端子５に与えられるクロック信号ぐＳ
はアナログ信号の送出タイミングをあらわし、且つ、端
子６に与えられる信号？ｓはＡＤ変換回路からカウンタ
を通して供給されるディジタル信号値に対応している。
まず、クロック信号？，，？ｓ３が同期して低レベルＶ
ｏになり、これに同期して信号◇Ｓが接地電位になると
、結合点２及び４はＶＤ−Ｖｐに充電される。

次に、クロック信号◇，，■ｓ３が接地電位となり０ｓ
が低レベルＶｏ−Ｖｐになると、結合点２は押し下げら
れて２（Ｖｏ−Ｖｐ）となり、トランジスタＱ，Ｑ５を
交互に一度ずつ導適するサイクルを入力パルス数だけ繰
り返した後、０ｓを接地電位に戻し、Ｊｓを低レベルに
すると出力端子１に結合点２の電位が出力される。上に
述べた実施例では、Ｐチャンネルェンハンスメント型Ｍ
ＯＳトランジスタを使用した場合について説明したが、
Ｎチャンネルェンハンスメント型ＩＧＦＥＴはもちろん
デプレツション型でもバックバィアスして適用できる。

本発明においては、ＡＤ変換を行なう部分の回路素子を
ＤＡ変換を行なう際にも使用しているので、ディジタル
フイルタあるいはアナログメモリを構成する場合、部品
の精度を考慮する必要がなくなり、製造上のバラッキを
なくすことが可能である。

更に、本発明に係る信号変換回路を複数個設け、クロツ
ク信号で，，◇２以外のタイミング信号を各信号変換回
路間で位相をずらし、並列動作させることにより、見か
け上の信号変換速度を上昇させることもできる。また、
容量素子として温度、圧力、電圧等により容量の変化す
る可変容量素子を用いて、温度等の変化を検出する回路
を構成することも容易である。第１図に示す回路の応用
としては、入力端子１を電源端子に接続し、出力端子３
からの信号を波形整形して端子５に帰還する構成にして
、端子１０のバイアス電圧又はＣｓとＣの比を変化させ
る可変カゥンタも考えることができる。

以上、本発明では入力アナログ信号のレベルをこのレベ
ルに応じた数のパルス数に変換するＡＤ変換回路を構成
できると共に、変換されたパルス数に応じた時間幅を有
するディジタル信号をその時間幅に対応したアナログ信
号に変換するＤＡ変換器を構成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための回路図、第
２図は第１図の各部における動作波形図、第３図はＡＤ
変換を高速化するためのクロック波形を示す図、第４図
ａ及びｂはサンプリング信号Ｊｓから逆相の信号？ｓを
得るための回路図、第５図は本発明の他の実施例を示す
図、第６図は第５図の各部における動作波形を示す図で
ある。記号の説明Ｑ，〜製，Ｑ７〜Ｑ９，Ｑ，．〜Ｑ，５・
・・・・・Ｐチャンネルェンハンスメント型ＩＧＦＥＴ
、Ｑ６・・・・・・Ｐチャンネルデプレション型ＩＧＦ
ＥＴ、Ｑ，。・・・・・・Ｎチャンネルェンハンスメン
ト型ＩＧＦＥＴ、Ｃｓ・・・・・・保持用容量素子、Ｃ
……計測用容量素子、Ｃ８・・・・・・ＡＤ変換出力検
出用容量素子、１・・・・・・ＡＤ変換器入力、ＤＡ変
換器出力端子、３…・・・ＡＤ変換器出力端子、６…・
・・ぐｓクロック端子、６・・・…？ｓクロック端子、
７・・・・・・Ｊ，クロック端子、８・・・・・・第１
定電圧濠端子（Ｖｏ）、９…・・・ぐ２クロック端子、
１０・…・・第２定電圧源端子、１１・・・・・・０．
′クロック端子、１２・・・・・・マ錨クロック端子。
第１図第５図第２図第３図祭ム図第６図

Claims

【特許請求の範囲】

１ＡＤ変換されるべきアナログ入力が印加される信号
端子と、保持用容量素子と、前記信号端子と前記保持用
容量素子の一端との間に接続された電界効果トランジス
タと、この電界効果トランジスタを導通させて前記保持
用容量素子の一端を充電する手段と、前記保持用容量素
子の他端に前記充電の期間には基準電位をその他の期間
には基準電位とは異なる所定の電位を印加する手段と、
前記保持用容量素子の一端と基準電位との間に接続され
前記保持用容量素子からの電荷で充電される計測用容量
素子と、前記計測用容量素子に充電された電荷を放電す
る手段と、前記保持用容量素子の一端における電位が前
記所定の電位より絶対値において小さくなつたことを検
出する手段と、前記計測用容量素子における放電の回数
を計数する手段とを備え、前記検出手段と計数手段との
出力を用いてデジタル変換出力を得ることを特徴とする
信号変換回路。