JPH04138381A - キャパシタンス測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、個別部品としてのキャパシタや集積ＭＯ３容
量、さらには容量型センサのキャパシタンスを精度よく
測定するキャパシタンス測定回路に関する。

［従来の技術］ 未知容量を高精度で測定する一般的な方法として支流ブ
リッジ法と共振法がある。前者は個別キャパシタの容量
測定に用いられ、一方、後者は容量型センサの微小容量
変化を除去するのに広く用いられている。いずれの方法
においても、被測定容量を交流電圧で励振するので、測
定結果をデジタル値で取り出すには、増幅器、検波器、
アナログ・デジタル変換器が必要であり、測定装置が高
価である。

測定結果がデジタル値として得られる最も簡便な回路は
、増幅器の入出力端子間に被測定容量を接続した弛張発
振器であろう。この構成は容量型センサのインタフェー
スとしても多用されている。

［発明が解決しようとする課題］ 上記弛張発振器の発振周波数は被測定容量に逆比例する
。被測定容量に比例したデジタル値を得るにはその発振
周期を検出すればよいが、集積ＭＯ３容量や容量型セン
サの定量値は一般に数ｐＦから数１０ｐＦと小さく、従
って、発振周期が短く、これを高い分解能で検出するの
は困難である。また、集積ＭＯ３容量や容量型センサの
電極と接地間には寄生容量が存在し、これが発振周波数
に影響して電極間容量の正確な測定を困難にしている。

本発明の目的は、寄生容量には影響されずに、電極間容
量を高精度でデジタル測定することを可能とするキャパ
シタンス測定回路を提供することにある。

［課題を解決するための手段］ 前記の課題を解決するために、本発明は、非反転入力端
子がしきい電圧源に接続され、反転入力端子と出力端子
がスイッチで短絡される比較器と、 一端が該比較器の反転入力端子に接続され、他端がスイ
ッチを介して基準電、圧源に接続され、またはスイッチ
を介して接地される被測定未知容量と、 一端が該比較器の反転入力端子に接続され、他端がスイ
ッチを介して接地され、またはスイッチを介してデジタ
ル・アナログ変換器の出力端子に接続される基準容量と
、 直列データ入力端子が該比較器の出力端子に接続される
シフトレジスタと、 該シフトレジスタのビット値に応じて量子化基準電圧を
発生するデジタル・アナログ変換器と、 から構成されることを特徴とする。

［作用］ 本発明に係るキャパシタンス測定回路では、被測定未知
容量および基準容量に基準電圧源によって充電を行った
後に、デジタル・アナログ変換器から出力される基準と
なる電圧によって充電を行う。

この時、比較器は被測定未知容量の端子間電圧としきい
電圧源の電圧とを比較し、その結果によって１または０
の出力を行う。

前記比較器の出力はシフトレジスタを介してデジタル・
アナログ変換器に導入され、この値によって、デジタル
・アナログ変換器は量子化基準電圧を発生し、被測定未
知容量および基準容量の充電を行う。

そして、再び被測定未知容量の端子電圧としきい電圧源
の電圧との比較を比較器で行い、この比較結果をシフト
レジスタによって加算し、デジタル・アナログ変換器に
導入する。該変換器はシフトレジスタの新たなビット値
に応じた量子化基準電圧を出力する。

以上のような過程を繰り返し行い、被測定未知容量の容
量値を、基準容量で規格化した２進数として得ることが
できる。

［実施例］ 次に、本発明に係るキャパシタンス測定回路について実
施例を挙げ、添付の図面を参照しながら以下詳細に説明
する。

第１図において、未知容量２１と基準容量２２のキャパ
シタンスを夫々Ｃｘ５Ｃｓとし、しきい電圧源１２と基
準電圧源４の電圧を夫々Ｖｔ、Ｖｒとし、スイッチ１３
．３１，３３を導通することによって測定を開始する。

この時、比較器１１は単位利得増幅器となるので、未知
容量２１は（Ｖｒ−Ｖｔ）に、基準容量は−Ｖｔに、夫
々図示する極性で充電される。

次に、スイッチ１３．３１．３３を開放にし、スイッチ
３２と３４を導通にするとともに、Ｄ／Ａ変換器６に第
１回目の量子化基準電圧Ｖｑ（１）＝Ｖｒ／２を出力さ
せる。この時の未知容量２１の端子間電圧をＶ（１）と
すれば、電荷保存の法則より、Ｖ（１）は次式となる。

比較器１１は第１式のｖ（１）をＶｔと比較するので、
その出力論理レベルは、ＣＸ＞Ｃ３／２ならば”ｌ”、
Ｃｘ≦Ｃｓ　／　２ならば”　ｏ　”となる。シフトレ
ジスタはこの値を２進数ｂ（１）として保存する。すな
わち、 Ｄ／Ａ変換器６はこのｂ（１）の値を受は取り、第２回
目の量子化基準電圧としてＶ　ｑ　（２）−ｂ　（１）
Ｖｒ／２＋Ｖｒ／４を出力する。この時の未知容量２ １の端子間電圧をＶ（２）とすれば、 ■〔２〕は、 となる。

比較器１ １は第３式で与えられるＶ（２）を再びしきい電圧Ｖｔ
と比較し、 その大小に応じてｂ （２）を決定する。

すなわち、 ・・・（４） となる。

次に、 Ｄ／Ａ変換器６は第３回目の量子化基 準電圧として、 Ｖ　ｑ　（３） （ｂ　（１）　２ ’　十ｂ　（２）　２ ２＋２ ３）Ｖｒ ・・・（５） を出力し、比較器１１はこの時の未知容量２１の端子間
電圧Ｖ（３）をしきい電圧Ｖｔと比較し、シフトレジス
タ５は比較結果の論理レベルをｂ（３）として保存する
。

以下、この過程を繰り返せば、ｎ回目の未知容量２１の
端子間電圧Ｖ　（ｎ）は、 Ｖ　（ｎ） ＣＣｓ　（ｂ（１）２−’＋ｂ（２）２−２＋・・・十
ｂ（ｎ−１＞２１１１−１＋２−１１）　Ｖｒ　−Ｃｘ
Ｖｒｌ　／　（１’：ｓ＋［ｘ）十Ｖｔ　　　　　　　
　　　　　　　　　　　・・・（６）となり、Ｖ　（ｎ
）をＶｔの大小関係よりｂ　（ｎ）が決定される。

次の（ｎ＋１）回目の過程では、未知容量２１の端子間
電圧Ｖ（ｎ＋１）は、 Ｖ（ｎ＋１）　　≦２ ””’Ｖｒ十Ｖｔ ・・・（７） となるので、 ２″“ ≦ Ｃｘ （ｂ（１）２−’＋　ｂ（２）−２＋・・・が成り立つ
３．第８式は、第１図に示す本発明のキャパシタンス測
定回路が未知容量をデジタル検出し、その結果を基準容
量で規格化した２進数として出力することを示している
。

上記解析より明らかな通り、比較器１１のしきい電圧Ｖ
ｔが測定精度に影響しないことは明らかである。

集積ＭＯ３容量や容量型センサに付随する寄生容量の影
響を次に検討する。寄生容量を含めた本発明のキャパシ
タンス測定回路のブロック図を第２図に示す。図でキャ
パシタ２３．２４．２５が寄生容量である。寄生容量２
４はスイッチ３１が導通の時に基準電圧４の電圧に充電
される。次に、スイッチ３２が導通の時、寄生容量２４
は短絡され、充電され電荷は接地側に放電されるので、
寄生容量２４は未知容量２１や基準容量２２との間で電
荷の配分を行うことなく、従って測定には影響しない。

基準容量２２に付随する寄生容量２５も、Ｄ／Ａ変換器
６と接地間で充放電を行うのみであるから測定には影響
しない。従って、未知容量２１と基準容量２２との間の
電荷再配分に影響するのは寄生容量２３のみである。

前述の測定手順の各サイクルにおける比較器１１の反転
入力端子の電圧は以下のように求められる。先ず、スイ
ッチ１３．３１．３３が導通の時に未知容量２１はＶｒ
−Ｖｔに、基準容量２２は−Ｖｔに、寄生容量２３はＶ
ｔに、夫々図示の極性で充電される。次に、スイッチ１
３．３１．３３が開放、スイッチ３２と３４が導通とな
り、Ｄ／Ａ変換器６が第１回目の量子化基準電圧Ｖ　ｑ
　（１）≦Ｖ　ｒ　／　２を出力することによって、比
較器１１の反転入力端子の電圧がＶ（１）になったとす
る。この時、未知容量２１は■（１）に、寄生容量２３
はＶ　（１）に、基準容量２２はＶ　ｑ（１）−Ｖ（１
）に、夫々図示の極性で充電されるので、電荷保存の法
則より次式が成り立つ。

Ｃｐ＋　（Ｖ（１）　　Ｖｔ）　　　ＣＸ　　（Ｖ（１
）Ｃｓ　１ｑ（１，）−Ｖ（１）＋Ｖｔ）　−０Ｖｒ４
−νＬ） ・・・（９） 第９式を整理してｖ（１）を求めれば、となる。ここで
、Ｃｐ＋　は寄生容量２３のキャパシタンスである。比
較器１１は第９式の電圧Ｖ（１）をしきい電圧Ｖｔと比
較し、その大小に応じて、第２式のように、２進数の最
上位ビットｂ（１）を決定するので、ｂ（１）の判別は
寄生容量２３には影響されない。同様の解析によって、
１回目の比較動作における比較器１１の反転入力１， ２、 ・・・ｎ） 但し、 νｑ（ｉ）−（ｂ（１）　２−’十ｂ（２）　２−２−
＋−ｉ−２−Ｊ　Ｖｒ・・・Ｑ２１ となるので、各ビット値ｂ（１）は寄生容量２３の影響
を受けない。すなわち、本発明のキャパシタンス測定回
路によれば、各電極と接地間の寄生容量や比較器のしき
い電圧に関係なく、被測定未知容量の電極間キャパシタ
ンスを精度よくデジタル測定できる。

第３図は本発明の好適な実施例において、Ｄ／Ａ変換器
６の回路図であって、各スイッチにはＭＯＳ）ランジス
タが用いられている。参照符号５１１および５１２は演
算増幅器、同５２１および５２２は任意の値のキャパシ
タ、同５２３および５２４は等容量のキャパシタを示す
。

各スイッチは第４図にタイミングを示す３相クロツタ信
号φ１、φ２、φ３とリセット信号Ｒによって駆動され
ている。各スイッチの横に記したクロック信号は、当該
スイッチが導通となるタイミングを示している。例えば
、スイッチ５３１とスイッチ５３７はリセット時（Ｒ″
１′”）の中、クロック時に導通となり、スイッチ５３
Ｃはリセット時（Ｒ＝”１’”）のφ２クロック時に導
通となる。また、スイッチ５：３９はφ１クロック時と
φ３クロック時に導通となる。

第３図のＤ／Ａ変換器は以下の手順で量子化基準電圧Ｖ
　ｑ　（ｉ）を出力する。先ず、リセット時（Ｒ−“１
”）のφ１クロック時にキャパシタ５２２を基準電圧源
４に接続し、その電圧■「に充電する。一方、キャパシ
タ５２１はスイッチ５３１とストッパ５３３を介して放
電させる１、次のφ２クロック時にキャパシタ５２２を
演算増幅器５１１の反転入力端子と出力端子間に接続す
る。これによって演算増幅器５１１はホールド回路とし
て作用し、キャパシタ５２２の端子間電圧Ｖｒを出力す
る。キャパシタ５２３をスイッチ５３８と５３Δを介し
て図示の極性でＶｒに充電するとともに、キャパシタ５
２４はスイッチ５３Ｃａ５３Δを介して放電させる。

次のφ３クロック時に、キャパシタ５２３とキャパシタ
５２４はともに演算増幅器５１２の反転入力端子と出力
端子の間に接続される。先のφ２クロック時にキャパシ
タ５２３はＶｒに充電され、キャパシタ５２４は放電し
て端子間電圧はゼロになっており、両キャパシタの値に
等しいので、この並列接続によって端子間電圧はＶ　ｒ
　／　２となる。演算増幅器５１２はこの電圧を第１回
目の量子化基準電圧として出力する。

第１図のシフトレジスタ５はこの時の比較器１１の出力
をφ１クロックの立ち上がりエツジで検出し、ｂ　（１
）の値として保存する。

ｂ（１）が１の場合は、リセットパルスＲの直後のφ１
クロック時にキャパシタ５２１をＶ　ｑ　（＋）Ｖ　ｒ
　／　２に充電する。キャパシタ５２２は基準電圧Ｖｒ
を充電したままとし、この電圧を次のφ２クロック時に
演算増幅器５１１によって出力させ、キャパシタ５２３
を再びＶｒに充電させる。次のφ３クロック時にキャパ
シタ５２３七キ、ヤパシタ５２４を並列接続すると、キ
ャパシタ５２４は先にＶ　ｒ　／　２に充電されていた
ので、電荷再配分によって演算増幅器５１２は第２回目
の量子化基準電圧としてＶｑ（２）−（３／４）Ｖｒを
出力する。一方、ｂ（１）が０の場合は、リセットパル
ス直後のφ１クロック時にキャパシタ５２２をＶ　Ｑ（
１）−Ｖ　ｒ　／　２に充電する。

キャパシタ５２１は放電されたままの状態にあるので、
次のφ２クロック時の演算増幅器５１１の出力電圧は０
（ｖ）となる。従って、キャパシタ５２３の端子間電圧
も０（ｖ）となるので、φ３クロック時の演算増幅器５
１２の出力電圧、すなわち、第２回目の量子化基準電圧
Ｖ　ｑ　（２）は、Ｖ　Ｑ　（２）　＝　Ｖ　ｒ　／　
４となる。従って、第２回目の量子化電圧Ｖ　ｑ　（２
）は、 Ｖ　ｑ（２）−＝　　（ｂ（１）２−、、’、、＋　２
−２）、　　Ｖ　　ｒ　　　　　　　−−−αつと表す
ことができる。

以下、 同様の動作を繰り 返すので、 ３相のクロックの１サイクル目の量 子化基準電圧Ｖ　ｑ　（ｉ）は次式で表される。

Ｖ　ｑ　（ｉ） ・・・θ４） １， ２、 ｎ） ここで、 Ｖ。

とＶ。２（１ ■）は 夫々１ １ザイクルにおけるキャパシタ５２ ■ とキャパシタ５２２の端子間電圧であり、ＶＣ ｂ（＋ １）Ｖｑ（＋ ２）＋ｂ（ｉ １）ＶＣ，（ｉ ・・・０ω Ｖ、２（ｉ ■） ｂ（ｉ １）Ｖｑ（＋ ２）十ｂ（ １）ＶＣ２（＋ ・・・００ で与えられる。

但し、 Ｖ　Ｃ＋　（１，） ＶＣ２（１〕 ■ Ｖ「である。第１５式および第１６式を第１４式に代入
し、Ｖ　ｑ（１）＝Ｖ　ｒ／　２の初期値を用いれば、
Ｖ　ｑ　（ｉ）は、 Ｖｑ（ｉ）＝　（ｂ（１）２−’＋ｂ（２）２−２＋・
・・十ｂ　（ｉ−１）　２−ｆ′−目＋２−’）Ｖｒ・
・・０″０ となる。第１７式は、第３図の実施例が本発明のキャパ
シタンス測定回路のＤ／Ａ変換器として正しく動作する
ことを示している。

第５図は容量型センサのインタフェースとしての実施例
であって、本発明のキャパシタンス測定回路に、キャパ
シタ２３とスイッチ３５．３６が付加されている。参照
符号２１は容量型センサを示す。容量型センサ２１のキ
ャパシタンスＣｘは、センサのオフセット容量をＣｏ。

容量変化をΔＣとすれば、 Ｃｘ＝Ｃｏ十ΔＣ ・・・０印 と表される。キャパシタ２３はセンサのオフセ■ ット容量を打ち消すために付加されており、その容量値
はＣｏに選ばれている。

キャパシタンス測定は前述の手順と全く同様に、先ず、
奇数番号のスイッチＩ３．３１．３３．３５を導通にし
、次にこれらを開放にした後、偶数番号のスイッチ３２
．３４．３６を導通にすることによって行われる。Ｉ）
　／　Ａ変換器６が１回目の量子化電圧Ｖ　ｑ　（ｉ）
を出力している時の比較器１１の反転入力端子の電圧Ｖ
（１）は次式となる。

第１９式のＣｘに第１８式を代入すれば、センサのオフ
セット容量はキャパシタ２３の容量と相殺されるので、
センサの容量変化分のみが検出されることが明らかであ
る。従って、比較過程をｎ回繰り返すことによってシフ
トレジスタ５に保存される２進数ｂ（ｉ）（ｉ＝１．２
、・・ｎ）は、センサの容量変化分△Ｃを基準容量で規
格化した値を表している。

すなわち、 ΔＣ （ｂ（１）　２−’＋　ｂ（２）　２−２＋・＋　ｂ（
ｎ）　２−″）・・・＠Ｄ 菓積容量型センザの容量変化へＣは一般にそのオフセッ
ト容量に比較して小さいが、本実施例によれば、オフセ
ット容量を相殺するので微小容量変化を高分解能で検出
可能である。

［発明の効果］ 以上のように、本発明によれば、電極と接地間の寄生容
量に影響されることなく、電極間の容量を精度よく測定
でき、その結果を２進デジタル数として取り出すことが
できる。さらに、本測定回路はＣＭＯ３技術による集積
化に適しているので、容量型センサのインタフェースと
して極めて有効である。

【図面の簡単な説明】

第１図は本発明のキャパシタンス測定回路のブロック図
、 第２図は寄生容量を含めたキャパシタンス測定回路のブ
ロック図、 第３図は本発明の実施例を示すＤ／Ａ変換器の回路図、 第４図は第３図のＤ／Ａ変換器のスイッチを駆動する３
相りロック信号とリセット信号のタイミング図、 第５図は本発明の容量型センサのインタフェースとして
の実施例を示すブロック図である。 ■・・・比較器 ２１・・・被測定キャパシタ ２２・・・基準容量 ３１〜３６・・・スイッチ ４・・・基準電圧源 ５・・・シフトレジスタ ６・・・Ｄ／Ａ変換器 ５３Ａ〜５３Ｃ・・・スイッチ ５１１．５１２・・・演算増幅器 ５２１〜５２４・・・キャパシタ

Claims (1)

【特許請求の範囲】
1. （１）非反転入力端子がしきい電圧源に接続され、反転
   入力端子と出力端子がスイッチで短絡される比較器と、 一端が該比較器の反転入力端子に接続され、他端がスイ
   ッチを介して基準電圧源に接続され、またはスイッチを
   介して接地される被測定未知容量と、 一端が該比較器の反転入力端子に接続され、他端がスイ
   ッチを介して接地され、またはスイッチを介してデジタ
   ル・アナログ変換器の出力端子に接続される基準容量と
   、 直列データ入力端子が該比較器の出力端子に接続される
   シフトレジスタと、 該シフトレジスタのビット値に応じて量子化