JPS6412124B2 - - Google Patents
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- JPS6412124B2 JPS6412124B2 JP13020978A JP13020978A JPS6412124B2 JP S6412124 B2 JPS6412124 B2 JP S6412124B2 JP 13020978 A JP13020978 A JP 13020978A JP 13020978 A JP13020978 A JP 13020978A JP S6412124 B2 JPS6412124 B2 JP S6412124B2
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- Japan
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- charge
- amount
- becomes
- voltage
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000007599 discharging Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ−デイジタル信号変換装置に
関する。
関する。
デイジタルコンピユータの進歩により、従来ア
ナログ的手法により制御がなされていた分野が、
デイジタル制御に置き替りつつあり、これに伴
い、アナログ−デイジタル変換回路の需要が増大
している。一方、LSI製造技術、特にMOSLSI技
術の進歩により、高集積度のデイジタルLSIが開
発されるにつれ、同一ペレツト上に、アナログ−
デイジタル信号変換回路を集積する要求が増大し
ている。従来のかかる変換回路を第１図および第
２図を参照して説明する。第１図に示される変換
回路はＰ形MOS FETQ1，Q2，Q3、入力に対し
て逆相信号を出力し、かつ入力が0Vのとき、VD
−VPなる電圧を出力する反転回路INV、容量C1，
C2およびVthなるしきい値をもつ比較器CMを含
む。電源電圧VDが用いられ、MOS FETのピン
チオフ電圧はVPである。クロツクφS，φ1，φ2は、
0VからVDまで振幅するクロツクであり、そのタ
イミングは、第２図のようになつている。
ナログ的手法により制御がなされていた分野が、
デイジタル制御に置き替りつつあり、これに伴
い、アナログ−デイジタル変換回路の需要が増大
している。一方、LSI製造技術、特にMOSLSI技
術の進歩により、高集積度のデイジタルLSIが開
発されるにつれ、同一ペレツト上に、アナログ−
デイジタル信号変換回路を集積する要求が増大し
ている。従来のかかる変換回路を第１図および第
２図を参照して説明する。第１図に示される変換
回路はＰ形MOS FETQ1，Q2，Q3、入力に対し
て逆相信号を出力し、かつ入力が0Vのとき、VD
−VPなる電圧を出力する反転回路INV、容量C1，
C2およびVthなるしきい値をもつ比較器CMを含
む。電源電圧VDが用いられ、MOS FETのピン
チオフ電圧はVPである。クロツクφS，φ1，φ2は、
0VからVDまで振幅するクロツクであり、そのタ
イミングは、第２図のようになつている。
アナログ入力VXが第１図の端子VINに加えら
れ、φSが0VからVDに変化すると、FETQ1がオン
状態となり、Ｂ点の電位はVXとなる。このとき、
反転回路INVの出力は0Vとなるため、容量CIに
は、Ｑ＝C1・VXなる電荷が蓄積される。次にク
ロツクφSが0Vとなると、FETQ1はオフ状態とな
り、又、反転回路INVの出力はVD−VPとなるた
め、Ｂ点の電位はVX＋VD−VPとなる。次にクロ
ツクφ1がVDとなると、FETQ2はオン状態とな
り、Ｃ点の電位はVD−VPとなる。従つて、容量
C2には、ΔQ＝C2（VD−VP）が充電される。即
ち、容量C1に蓄えられた電荷は、ΔQだけ減少す
ることになり、Ｂ点の電圧は、 ΔV＝ΔQ／C1＝C2／C1（VD−VP）だけ低下する。次 にクロツクφ1が0VとなるとFETQ2はオフし、ク
ロツクφ2がVDになるとFETQ3はオンし、Ｃ点の
電位は0Vとなる。このように、クロツクφ1とφ2
を交互に印加することにより、Ｂ点の電位は第２
図のように低下しつづける。比較器CMは、Vth
なる閾値をもつ比較器であり、Ｂ点の電位がVth
より高くなれば“Ｈ”を出力するものとすれば、
次式が成立する。
れ、φSが0VからVDに変化すると、FETQ1がオン
状態となり、Ｂ点の電位はVXとなる。このとき、
反転回路INVの出力は0Vとなるため、容量CIに
は、Ｑ＝C1・VXなる電荷が蓄積される。次にク
ロツクφSが0Vとなると、FETQ1はオフ状態とな
り、又、反転回路INVの出力はVD−VPとなるた
め、Ｂ点の電位はVX＋VD−VPとなる。次にクロ
ツクφ1がVDとなると、FETQ2はオン状態とな
り、Ｃ点の電位はVD−VPとなる。従つて、容量
C2には、ΔQ＝C2（VD−VP）が充電される。即
ち、容量C1に蓄えられた電荷は、ΔQだけ減少す
ることになり、Ｂ点の電圧は、 ΔV＝ΔQ／C1＝C2／C1（VD−VP）だけ低下する。次 にクロツクφ1が0VとなるとFETQ2はオフし、ク
ロツクφ2がVDになるとFETQ3はオンし、Ｃ点の
電位は0Vとなる。このように、クロツクφ1とφ2
を交互に印加することにより、Ｂ点の電位は第２
図のように低下しつづける。比較器CMは、Vth
なる閾値をもつ比較器であり、Ｂ点の電位がVth
より高くなれば“Ｈ”を出力するものとすれば、
次式が成立する。
VX＝C2／C1（VD−VP）Ｎ
＋Vth−（VD−VP
＝K1・Ｎ＋K2
但し、Ｎは、φSが立上つてから、CMが“Ｈ”
を出力するまでのφ2のクロツク数、K1，K2は適
当な定数となる。
を出力するまでのφ2のクロツク数、K1，K2は適
当な定数となる。
従つてVXはＮに関する一次式として求めるこ
とが可能である。既値の２つの入力電圧をあらか
じめ変換しておくことによつて、K1，K2を求め
ておけば、VXはＮを求めることによつて一意的
に求まる。しかしながら、かかる方式の欠点は、
変換したい入力信号に対し、第３図に示すごとく
いつも既値の２つの入力Vref1，Vref2を変換し
ておかなければならない点であり、このために多
大な変換時間を要するという欠点がある。
とが可能である。既値の２つの入力電圧をあらか
じめ変換しておくことによつて、K1，K2を求め
ておけば、VXはＮを求めることによつて一意的
に求まる。しかしながら、かかる方式の欠点は、
変換したい入力信号に対し、第３図に示すごとく
いつも既値の２つの入力Vref1，Vref2を変換し
ておかなければならない点であり、このために多
大な変換時間を要するという欠点がある。
本発明の目的は、実効的な変換時間を短くした
アナログ−デジタル信号変換回路を提供すること
にある。
アナログ−デジタル信号変換回路を提供すること
にある。
以下に本発明の一実施例を、図を用いて説明す
る。第４図に示すように本実施例の変換回路はＰ
形MOSFET T1〜T7、容量C1，CS，CM、入力が
0Vのとき出力がVD−VP入力がVDのとき出力0V
を出力する反転回路INV、および２つの入力を
比較する比較器CMPを含む。比較器CMPの一例
としては第５図のような回路構成のものである。
コントロール回路CNTはφ1，φ2，φ3，φS，φA，
φBを出力するタイミング回路と、２つのカウン
タN1，N2とで構成されている。クロツクφ1，
φ2，φ3，φSは0VからVDまで振幅するものとし、
VDは電源電圧とする。又、入力端子V1の入力電
圧VXは既知の２つの電圧Vrefと0Vとの間の電圧
とする。
る。第４図に示すように本実施例の変換回路はＰ
形MOSFET T1〜T7、容量C1，CS，CM、入力が
0Vのとき出力がVD−VP入力がVDのとき出力0V
を出力する反転回路INV、および２つの入力を
比較する比較器CMPを含む。比較器CMPの一例
としては第５図のような回路構成のものである。
コントロール回路CNTはφ1，φ2，φ3，φS，φA，
φBを出力するタイミング回路と、２つのカウン
タN1，N2とで構成されている。クロツクφ1，
φ2，φ3，φSは0VからVDまで振幅するものとし、
VDは電源電圧とする。又、入力端子V1の入力電
圧VXは既知の２つの電圧Vrefと0Vとの間の電圧
とする。
FET T1，T2，T3の各ドレインはＣ点に接続
され、各ゲートはそれぞれφ1，φ2，φ3に接続さ
れている。FET T1のソースは接地され、FET
T2のソースは端子Vrefに、T3のソースは端子V1
に接続されている。FET T4のゲートはクロツク
φSに接続され、ドレインは電源VDに、ソースは
Ｂ点に接続されている。容量C1の一端は、Ｃ点
に接続され、他端はＢ点に接続されている。
FET T5のソースは電源端子に接続され、ドレイ
ンはＡ点に接続されている。クロツクφSはFET
T5のゲートに入力されるとともに、反転回路
INVに入力される。反転回路INVの出力は容量
CSの一端に接続されている。CSの他端はＡ点に接
続されている。FET T6のソースは、Ａ点に接続
され、ドレインはＤ点に接続され、ゲートにはク
ロツクφAが入力されている。FET T7のソースは
Ｄ点に接続され、そのソースは接地され、そのゲ
ートにはφBが入力されている。容量CMの一端は
Ｄ点に接地され、他端は接地されている。比較器
CMPの２つの入力は、Ａ点及びＢ点に接続され、
その出力はコントロール回路に接続されている。
され、各ゲートはそれぞれφ1，φ2，φ3に接続さ
れている。FET T1のソースは接地され、FET
T2のソースは端子Vrefに、T3のソースは端子V1
に接続されている。FET T4のゲートはクロツク
φSに接続され、ドレインは電源VDに、ソースは
Ｂ点に接続されている。容量C1の一端は、Ｃ点
に接続され、他端はＢ点に接続されている。
FET T5のソースは電源端子に接続され、ドレイ
ンはＡ点に接続されている。クロツクφSはFET
T5のゲートに入力されるとともに、反転回路
INVに入力される。反転回路INVの出力は容量
CSの一端に接続されている。CSの他端はＡ点に接
続されている。FET T6のソースは、Ａ点に接続
され、ドレインはＤ点に接続され、ゲートにはク
ロツクφAが入力されている。FET T7のソースは
Ｄ点に接続され、そのソースは接地され、そのゲ
ートにはφBが入力されている。容量CMの一端は
Ｄ点に接地され、他端は接地されている。比較器
CMPの２つの入力は、Ａ点及びＢ点に接続され、
その出力はコントロール回路に接続されている。
次に、この回路の動作を第６図を参照して説明
する。クロツクφS“Ｌ”となるとFET T5はオン
状態となり、Ａ点の電位はVD−VPとなる。反転
回路INVの出力は0Vとなるので、容量CSにはＱ
＝CS（VD−VP）なる電荷が蓄積される。又、
FET T4もオン状態となり、Ｂ点の電位はVD−
VPとなる。一方クロツクφ1はφSに同期して立下
る。従つてFET T1はオン状態となり、Ｃ点の電
位は0Vとなるため容量C1はVD−VPまで充電され
る。このときクロツクφ2，φ3は“Ｈ”レベルが
出力されているため、FET、T2はオフ状態とな
つている。次にφSが“Ｈ”となると、FET T4及
びT5はオフ状態となる。反転回路INVの出力は
VD−VPとなるため、Ａ点の電位は２（VD−VP）
となる。
する。クロツクφS“Ｌ”となるとFET T5はオン
状態となり、Ａ点の電位はVD−VPとなる。反転
回路INVの出力は0Vとなるので、容量CSにはＱ
＝CS（VD−VP）なる電荷が蓄積される。又、
FET T4もオン状態となり、Ｂ点の電位はVD−
VPとなる。一方クロツクφ1はφSに同期して立下
る。従つてFET T1はオン状態となり、Ｃ点の電
位は0Vとなるため容量C1はVD−VPまで充電され
る。このときクロツクφ2，φ3は“Ｈ”レベルが
出力されているため、FET、T2はオフ状態とな
つている。次にφSが“Ｈ”となると、FET T4及
びT5はオフ状態となる。反転回路INVの出力は
VD−VPとなるため、Ａ点の電位は２（VD−VP）
となる。
一方、φSの立上りに同期して、φ1は立上り、
φ2が立下るため、FET T1がオフ状態、FET T2
がオン状態となる。従つてＢ点の単位はVD−VP
＋Vrefとなる。次にφAが立下ると、FET T6は
オン状態となり、Ｄ点の電位はVD−VPとなる。
φ2が立下るため、FET T1がオフ状態、FET T2
がオン状態となる。従つてＢ点の単位はVD−VP
＋Vrefとなる。次にφAが立下ると、FET T6は
オン状態となり、Ｄ点の電位はVD−VPとなる。
従つて容量CMにはΔQ＝CM・（VD−VP）が容
量CSより転送され、Ａ点の電位は、 ΔV＝ΔQ／CS＝CM／CS（VD−VP）だけ上昇する。
量CSより転送され、Ａ点の電位は、 ΔV＝ΔQ／CS＝CM／CS（VD−VP）だけ上昇する。
次にφ4が立上ると、FET T6はオフ状態とな
る。φBが“Ｌ”になると、FET T7はオン状態と
なり、容量のCMに蓄えられた電荷を逃がす。こ
のように、クロツクφAとφBを交互にすることに
より、Ａ点の電位は、一定電位づつ上昇する。比
較器CMPは、Ａ点の電位が、Ｂ点の電位より高
くなつた場合、“Ｈ”を出力するものとし、基準
電位Vrefは、VD−VPよりも高い電位であるとす
ると、第６図のごとく、Ａ点の電位がＢ点より高
くなると、比較器CMPの出力は“Ｈ”となる。
コントロール回路CNTは比較器CMPの出力が
“Ｈ”となると、φ2に“Ｈ”を、φ3に“Ｌ”を出
力する。従つて、FET T2はオフ状態となり、
FET T3はオン状態となるため、Ｃ点の電位は
VXとなり、Ｂ点の電位はVD−VP＋VXとなる。従
つて、Ｂ点の電位は、Ａ点の電位より高くなり、
比較器CMPの出力は“Ｌ”に変化する。さらに、
φA，φBによりＡ点の電位は、一定電位づつ上昇
しつづけ、再び、Ｂ点の電位より高くなると、比
較器CMPの出力は“Ｈ”になる。
る。φBが“Ｌ”になると、FET T7はオン状態と
なり、容量のCMに蓄えられた電荷を逃がす。こ
のように、クロツクφAとφBを交互にすることに
より、Ａ点の電位は、一定電位づつ上昇する。比
較器CMPは、Ａ点の電位が、Ｂ点の電位より高
くなつた場合、“Ｈ”を出力するものとし、基準
電位Vrefは、VD−VPよりも高い電位であるとす
ると、第６図のごとく、Ａ点の電位がＢ点より高
くなると、比較器CMPの出力は“Ｈ”となる。
コントロール回路CNTは比較器CMPの出力が
“Ｈ”となると、φ2に“Ｈ”を、φ3に“Ｌ”を出
力する。従つて、FET T2はオフ状態となり、
FET T3はオン状態となるため、Ｃ点の電位は
VXとなり、Ｂ点の電位はVD−VP＋VXとなる。従
つて、Ｂ点の電位は、Ａ点の電位より高くなり、
比較器CMPの出力は“Ｌ”に変化する。さらに、
φA，φBによりＡ点の電位は、一定電位づつ上昇
しつづけ、再び、Ｂ点の電位より高くなると、比
較器CMPの出力は“Ｈ”になる。
コントロール回路CNTは比較器CMPの出力が
“Ｈ”に変化したのを確認すると、φ3を“Ｈ”に
するとともにφ1を“Ｌ”にする。従つて、FET
T3がオフ状態、FET T1がオン状態に変化する
ため、Ｃ点の電位は0Vになり、Ｂ点の電位はVD
−VPとなり、比較器CMPの出力は“Ｌ”に変化
する。さらにＡ点の電位が上昇しつづけ、Ｂ点の
電位より高くなると、比較器CMPの出力は、
“Ｈ”に変化する。第６図のごとく、φ3が“Ｌ”
の期間におけるφAのクロツク数をコントロール
回路のカウンタN1で数え、その値をN1，φ3が
“Ｌ”から“Ｈ”に変化した後φ1が“Ｌ”の期間
におけるφAのクロツク数をコントロール回路の
カウンタN2で数え、その値をN2とすれば次式が
成立する。
“Ｈ”に変化したのを確認すると、φ3を“Ｈ”に
するとともにφ1を“Ｌ”にする。従つて、FET
T3がオフ状態、FET T1がオン状態に変化する
ため、Ｃ点の電位は0Vになり、Ｂ点の電位はVD
−VPとなり、比較器CMPの出力は“Ｌ”に変化
する。さらにＡ点の電位が上昇しつづけ、Ｂ点の
電位より高くなると、比較器CMPの出力は、
“Ｈ”に変化する。第６図のごとく、φ3が“Ｌ”
の期間におけるφAのクロツク数をコントロール
回路のカウンタN1で数え、その値をN1，φ3が
“Ｌ”から“Ｈ”に変化した後φ1が“Ｌ”の期間
におけるφAのクロツク数をコントロール回路の
カウンタN2で数え、その値をN2とすれば次式が
成立する。
N1・ΔV＝Vref−VX
N2・ΔV＝VX
従つてVX＝N2／N1＋N2×Vref
となる。
即ち、従来のように定数K1，K2を求めること
なく、１回の信号変換動作によつて、VXを求め
ることができる。したがつて変換時間は（VD−
VP）／ΔV＝CS／CMだけで良い。この結果、従
来第３図に示すようにK1，K2を求めるために必
要であつたVrefの変換時間とVref2の変換時間を
省略し、Ａ点の電圧が２（VD−VP）から（VD−
VP）に変化するまでの時間だけでアナログ信号
をデイジタル信号に変換することができる。とく
に、変換過程でK1，K2を実質的に無視すること
ができるので、変換操作が簡略化されるという効
果がある。
なく、１回の信号変換動作によつて、VXを求め
ることができる。したがつて変換時間は（VD−
VP）／ΔV＝CS／CMだけで良い。この結果、従
来第３図に示すようにK1，K2を求めるために必
要であつたVrefの変換時間とVref2の変換時間を
省略し、Ａ点の電圧が２（VD−VP）から（VD−
VP）に変化するまでの時間だけでアナログ信号
をデイジタル信号に変換することができる。とく
に、変換過程でK1，K2を実質的に無視すること
ができるので、変換操作が簡略化されるという効
果がある。
さらに、N1＋N2は、Vrefの値に対し一定であ
るため、N1＋N2を適当な値即ち、1024又は256
等になるようにCS及びCMを定めておけば、N2だ
けを測定することによつて、10bit又は、8bit等
のＡ／Ｄ変換器となり得る。
るため、N1＋N2を適当な値即ち、1024又は256
等になるようにCS及びCMを定めておけば、N2だ
けを測定することによつて、10bit又は、8bit等
のＡ／Ｄ変換器となり得る。
第１図は従来の信号変換装置を示す構成図、第
２図は第１図の装置の動作を示すタイミング図、
第３図は第１図の装置の変換手順を示す図、第４
図は本発明の一実施例による変換装置を示す構成
図、第５図は第４図の比較器CMPの一例を示す
回路図であり、第６図は第４図の装置の動作を示
すタイミング図である。 図中の符号、Q1〜Q3，T1〜T7：FET、INV：
反転回路、CMP：比較器、C1，C2，CS，CM：容
量、CNT：カウンタ。
２図は第１図の装置の動作を示すタイミング図、
第３図は第１図の装置の変換手順を示す図、第４
図は本発明の一実施例による変換装置を示す構成
図、第５図は第４図の比較器CMPの一例を示す
回路図であり、第６図は第４図の装置の動作を示
すタイミング図である。 図中の符号、Q1〜Q3，T1〜T7：FET、INV：
反転回路、CMP：比較器、C1，C2，CS，CM：容
量、CNT：カウンタ。
Claims (1)
- １ 入力電圧と、この入力電圧より低い第１の基
準電圧と、前記入力電圧よりも高い第２の基準電
圧とを選択的に入力し、入力された電圧に応じた
電荷を蓄積する第１の手段と、所定電圧に応じた
電荷を蓄積し、クロツクパルスに応答して一定電
荷量づつ放電する第２の手段と、前記第１の手段
と第２の手段の電荷量を比較する比較手段と、こ
の比較手段の出力に応答して前記クロツクパルス
の計数を行なう第１および第２の計数手段とを有
し、前記第２の手段に蓄積された前記所定電圧に
応じた電荷量を前記クロツクパルスによつて一定
量づつ放電せしめ、その値が前記第２の基準電圧
を入力することによつて前記第１の手段に蓄積さ
れた電荷量よりも少なくなつた時点から、前記入
力電圧を入力することによつて前記第１の手段に
蓄積された電荷量よりも少なくなるまでの間に前
記第２の手段に印加された前記クロツクパルスの
数を前記第１の計数手段で計数し、ひき続き前記
第２の手段の電荷量が前記第１の基準電圧を入力
することによつて前記第１の手段に蓄積された電
荷量より少なくなるまでの間に前記第２の手段に
印加された前記クロツクパルスの数を前記第２の
計数手段で計数し、その値から入力電圧を求める
ことを特徴とする信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13020978A JPS5556727A (en) | 1978-10-23 | 1978-10-23 | Signal converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13020978A JPS5556727A (en) | 1978-10-23 | 1978-10-23 | Signal converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5556727A JPS5556727A (en) | 1980-04-25 |
| JPS6412124B2 true JPS6412124B2 (ja) | 1989-02-28 |
Family
ID=15028692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13020978A Granted JPS5556727A (en) | 1978-10-23 | 1978-10-23 | Signal converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5556727A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108561A (en) * | 1975-03-19 | 1976-09-25 | Nippon Electric Co | Anarogu deijitaruhenkankairo |
-
1978
- 1978-10-23 JP JP13020978A patent/JPS5556727A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5556727A (en) | 1980-04-25 |
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