JP5082952B2 - クーロンカウンタ、そのダイナミックレンジ可変方法 - Google Patents
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また、クーロンカウンタが有するオペアンプや、比較器の出力には通常オフセットが含まれる。このため、オフセットが原因で、クーロンカウンタから出力されるカウント値にずれ(誤差)が生じる可能性があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を可能とすると共に、測定電流のダイナミックレンジ及び電流分解能を可変にして最適化を図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタ、そのダイナミックレンジ可変方法の提供を目的とする。
検出抵抗(例えば図1中のセンス抵抗Rs)の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ(例えば図1中のクーロンカウンタ100)であって、
スイッチ素子(例えば図9中のスイッチA1、A2、B1、B2、C1、C2、D1、D2、S1、S2、R1、R2、I1、I2)と第1のキャパシタ(例えば図9中のサンプリング容量Cs1、Cs2)及び第2のキャパシタ(例えば図9中の積分容量Ci1、Ci2)とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第1のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第2のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を外部からのコマンド又は操作指示に応じて可変値(例えば図3中又は図4中の基準電圧VREFP、VREFN)として発生する基準電圧発生回路(例えば図3中又は図4中の基準電圧発生回路30)と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第1の信号を出力し、前記出力電圧が前記基準値未満の場合は第2の信号を出力する比較回路(例えば図9中のコンパレータ5)と、
前記比較回路から出力される前記第1の信号と前記第2の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路(例えば図10中の内部カウンタ11)と、
前記カウント値に含まれるオフセット値を保持する記憶回路(例えば図10中のレジスタ20)と、を備えたことを特徴とするものである。
さらに、記憶回路によりオフセット値が保持されるので、比較回路から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。
前記基準電圧発生回路(例えば図7中又は図8中の基準電圧発生回路30)は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子(例えば図7中又は図8中の外部接続端子35)を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするものである。
このような構成によれば、必要に応じて基準電圧発生回路からの基準電圧を可変値として用いる代わりに、その生成出力を回路内部で停止させた上、外部接続端子を用いて外部から別途に基準電圧を可変値として設定し、外部接続端子へ印加させることができるので、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
検出抵抗(例えば図1中のセンス抵抗Rs)の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ(例えば図1中のクーロンカウンタ100)であって、
スイッチ素子(例えば図9中のスイッチA1、A2、B1、B2、C1、C2、D1、D2、S1、S2、R1、R2、I1、I2)と第1のキャパシタ(例えば図9中のサンプリング容量Cs1、Cs2)及び第2のキャパシタ(例えば図9中の積分容量Ci1、Ci2)とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第1のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第2のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第1の信号を出力し、前記出力電圧が前記基準値未満の場合は第2の信号を出力する比較回路(例えば図9中のコンパレータ5)と、
前記比較回路から出力される前記第1の信号と前記第2の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路(例えば図10中の内部カウンタ11)と、
前記カウント値に含まれるオフセット値を保持する記憶回路(例えば図10中のレジスタ20)と、を備え
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするものである。
このような構成によれば、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させたいとき、基準電圧発生回路内部からの固定電圧値の基準電圧の生成出力を停止した上、外部接続端子を用いて適宜外部から基準電圧を可変値として設定し、外部接続端子へ印加すれば良く、発明1、2の場合と同様な作用効果が得られる。
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第1のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第2のキャパシタで積分するときに印加される基準電圧を外部からのコマンド又は操作指示に応じて可変値とすることを特徴とするクーロンカウンタのダイナミックレンジ可変方法。
ことを特徴とするものである。
このような手法によれば、積分時に印加される基準電圧を可変値とすることにより、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させることができるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
(実施形態)
図1は、本発明の実施形態に係るクーロンカウンタ100と、クーロンカウンタ100の適用対象となるシステムSとの関係を示す概念図である。図1において、クーロンカウンタ100の適用対象となるシステムSは、例えば、ノート型パソコン、携帯電話又はゲーム機等の電子機器である。このようなシステムSには、例えば、リチウムイオン電池等の充放電可能な2次電池が着脱可能に装着されている。
この場合、基準電圧発生回路として、基準電圧VREFP、VREFNを外部からのコマンド(通常後述するIC部50のロジック回路10やシステムSから指示される)又は操作指示に応じて可変値として発生するタイプのものを用いるか、或いは基準電圧VREFP、VREFNのラインに接続された外部接続端子を持つものとすると共に、外部からの停止コマンド又は停止操作指示に応じて基準電圧VREFP、VREFNの生成出力を停止させる機能を有するようにし、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させたいとき、基準電圧発生回路内部から生成出力される基準電圧VREFP、VREFNを停止して外部接続端子を用いて適宜外部から基準電圧VREFP、VREFNを可変値として印加すれば良い。
ところで、こうした電圧可変式の基準電圧発生回路を起動させるためには、外部からのコマンドをインターフェースを介して信号入力させてレジスト値を設定するか、或いは電子ボリューム等の端子操作で直接的にレジスト値を指示設定する構成が挙げられる。
LOGIC部31については、外部コマンドI/F(インターフェース)部33からのコマンド信号(コマンドI/F)の入力や端子操作部34の操作設定によりレジスタ設定値が可変的に設定されるレジスタ設定部を入力側に有する。レジスタ設定部には2個のインバータの介在部分を含めて4個のNOR回路NOR1〜NOR4が接続され、レジスタ設定部における2系統のレジスタ設定信号用出力線からそれぞれ分岐された分岐線に介在させた2個のインバータで2系統のレジスタ設定反転信号を生成することにより、2系統のレジスタ設定信号及び2系統のレジスタ設定反転信号の二つの組み合わせが各NOR回路NOR1〜NOR4へ送出される構成となっている。具体的には、NOR回路NOR1には2系統のレジスタ設定反転信号、NOR回路NOR2には1系統のレジスタ設定反転信号及び1系統のレジスタ設定信号、NOR回路NOR3には1系統のレジスタ設定信号及び1系統のレジスタ設定反転信号、NOR回路NOR4には2系統のレジスタ設定信号がそれぞれ入力されるようになっている。
なお、ここで説明した電圧可変式の基準電圧発生回路30におけるLOGIC部31やVREFP/VREFN生成出力部32の回路構成についは、あくまでも一例であって、設計仕様に応じて変更可能なものである。また、LOGIC部31は、後述するIC部50に備えられるロジック回路10内の一機能構成として持たせることができる。
ここでは外部コマンドI/F部33の働きについて、コマンドI/Fを3線シリアル仕様として、LOAD(ロード)端子、SCLK(シリアルコマンドクロック)端子、SDATA(シリアルコマンドデータ)端子の3端子を備え、データ長16bitにおける上位8bitをレジスタアドレスデータ、下位8bitをコマンドデータとするフォーマットに従ってコマンドを規定(実行)した場合を例示している。具体的には、LOAD(ロード)端子に伝送されたロード信号の立ち上がりでデータを取り込み、ロード信号がLowレベルの期間にSCLK(シリアルコマンドクロック)端子に伝送されたシリアルコマンドクロック信号が16CLKである場合のみにデータを取り込む(15CLK以下、17CLK以上のコマンドは無視する)。このときにSDATA(シリアルコマンドデータ)端子に伝送された上位8bit分のレジスタアドレスA7〜A0、下位8bit分のコマンドデータD7〜D0から成るコマンド信号が得られた様子を示している。
この電圧可変式の基準電圧発生回路30の場合、外部からの停止コマンド又は停止操作指示に応じてLOGIC部31がOFFコマンドを発出してVREFP/VREFN生成出力部32による基準電圧VREFP、VREFNの生成出力を停止させる機能を有すると共に、これらの基準電圧VREFP、VREFN用伝送線にそれぞれ接続された外部接続端子35を持つ構成となっている。この外部接続端子35には、外部から基準電圧VREFP、VREFNが適宜電圧値可変として印加される。
何れにせよ、本実施形態の基準電圧発生回路30やその関連部分の機能は、基準電圧VREFP、VREFNを可変値として利用することを特徴としている。
図9は、IC部50の回路構成を例示したブロック図である。図9に示すように、クーロンカウンタ100が有するIC部50は、例えば、スイッチA1、A2、B1、B2、C1、C2、D1、D2、S1、S2、R1、R2、I1、I2と、第1のキャパシタとしてのサンプリング容量Cs1、Cs2と、第2のキャパシタとしての積分容量Ci1、Ci2と、全差動入力オペアンプ1と、基準電圧VREFP、VREFNを可変値として発生する基準電圧発生回路30と、比較回路としてのコンパレータ5と、ロジック回路10と、を備える。
このうち、スイッチA1、A2、B1、B2、C1、C2、D1、D2、S1、S2、R1、R2、I1、I2と、サンプリング容量Cs1、Cs2と、積分容量Ci1、Ci2と、全差動入力オペアンプ1とは、スイッチト・キャパシタ方式の積分回路をなす。
積分容量Ci1は、その入力側電極が全差動入力オペアンプ1の正入力端子に接続されると共に、その出力側電極がスイッチI1を介して全差動入力オペアンプ1の負出力端子に接続されている。積分容量Ci2は、その入力側電極が全差動入力オペアンプ1の負入力端子に接続されると共に、その出力側電極がスイッチI2を介して全差動入力オペアンプ1の正出力端子に接続されている。さらに、積分容量Ci1、Ci2の両端には放電用のスイッチR1、R2がそれぞれ接続されている。
図10に示すように、内部カウンタ11には、図示しない発振回路で生成されたCLOCK信号と、分周器13によりCLOCK信号が例えば2分周された(即ち、パルス幅が2倍に調整された)分周信号ClkDiv1と、CLOCK信号を基に更新パルス発生器で生成されたレジスタ更新パルス(以下、更新パルスと呼ぶ)と、コンパレータ5(図9参照)から出力される信号Q、QBが入力されるようになっている。
また、レジスタ20は、例えば(1回変換時間当たりの)オフセット値を保持すると共に、その保持するオフセット値を出力するようになっている。このオフセット値は、CMR17から出力される「1回変換時間当たりのカウント値」と、ACR19から出力される「単位時間当たりのカウント値」のオフセット補正に用いられる。
図11は、クーロンカウンタ100のIC部50が有するスイッチの動作例を示したタイミングチャートである。図11において、「CLKR」は図9に示したスイッチR1、R2のクロック動作を示し、「CLKA」はスイッチA1、A2のクロック動作を示し、「CLKB」はスイッチB1、B2のクロック動作を示し、「CLKC」はスイッチC1、C2のクロック動作を示し、「CLKD」はスイッチD1、D2のクロック動作を示し、「CLKS」はスイッチS1、S2のクロック動作を示し、「CLKI」はスイッチS1、S2のクロック動作を示す。また、「EN」はコンパレータ5に入力される出力制御信号(Enable)を示す。
次に、Timing2では、スイッチA1、A2、S1、S2がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは、サンプリング容量Cs1の入力側電極に入力端子Vin+の電位(以下、単にVin+)が印加され、その出力側電極にVCMが印加される。また、サンプリング容量Cs2の入力側電極に入力端子Vin−の電位(以下、単にVin−)が印加され、その出力側電極にVCMが印加される。これにより、サンプリング容量Cs1には(VCM−Vin+)に応じた電荷が蓄積され、サンプリング容量Cs2には(VCM−Vin−)に応じた電荷が蓄積される。また、全差動入力オペアンプ1の正入力端子と負入力端子にはそれぞれVCMが入力され、その負出力端子と正出力端子は積分容量Ci1、Ci2から電気的に離される。その結果、負出力端子側の電位Vout−と、正出力端子側の電位Vout+は共にVCMとなる。
このような積分動作により、全差動入力オペアンプ1の負出力端子側には電圧V1が現れ、電位Vout−は「VCM+V1」となる。また同時に、全差動入力オペアンプ1の正出力端子側には−V1が現れ、電位Vout+は「VCM−V1」となる。
このような積分動作により、全差動入力オペアンプ1の負出力端子側には電圧V2が現れ、電位Vout−は「VCM+V1+V2」となる。また同時に、全差動入力オペアンプ1の正出力端子側には−V2が現れ、電位Vout+は「VCM−V1−V2」となる。以降は、Timing2〜4の動作を繰り返し行って、入力電圧を信号Q,QBに変換していく。
次に、Timing4では、基準電圧VREFP、VREFNのサンプリング動作が行われるので、Vout−は再びVCMとなる。そして、Timing5では、サンプリング容量Cs1の出力側電極はVCM+50mVとなり、この50mVの変化に応じてサンプリング容量Cs1と積分容量Ci1との間で電荷が移動し、積分容量Ci1の入力側電極には基準電圧−50mVに比例した電圧“−50”が生じる。これにより、Vout−はVCM+10に“−50”が足されて、VCM−40となる。
図13において、内部カウンタ11は、ClkDiv1がLOW(ロウ)で、且つ、CLOCK信号が立ち下がるときに、信号Qの入力があれば+1をカウントし、信号QBの入力があれば−1をカウントする。そして、更新パルスの入力のタイミングで、内部カウンタ11は信号Q、QBを足した値(以下、内部カウント値)をCMR17とACR19の両方に向けて出力すると共に、内部カウント値をゼロ(0)にリセットする。例えば、図13では、更新パルスが入力されたときの内部カウント値の一例として6726を記載しているが、この内部カウント値(6726)がCMR17とACR19の両方に向けて同時に出力される。
上記のように、内部カウント値(6726)がCMR17とACR19の両方に向けて同時に出力されると、CMR17では、この内部カウント値を「1回変換時間当たりのカウント値」として保持する。ここで、1回変換時間とは、更新パルスが入力されてから次の更新パルスが入力されるまでの時間(即ち、更新パルスの1周期)のことである。CMR17により保持される「1回変換時間当たりのカウント値」は、図2に示したように1回変換時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。
図14は、クーロンカウンタ100のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。なお、図14では、「CLOCK」「「CLKR」「CLKI」「EN」を図示しないが、Timing2〜5におけるクロック動作は例えば図11と同じである。また、図14では、オフセット値の測定前から積分容量Ci1、Ci2にそれぞれ電荷が蓄積されている場合を例にVout−を示している。
そして、上述したように、このオフセット値がCMR17から出力される「1回変換時間当たりのカウント値」と、ACR19から出力される「単位時間当たりのカウント値」とのオフセット補正に用いられる。
以上のように、本発明の実施形態のクーロンカウンタ100によれば、特許文献1に開示された従来例とは異なり、コンパレータ5から出力される信号Q、QBの出力数(即ち、パルス数)は入力電圧に比例した数であり、センス抵抗Rsを流れる電流に比例した数である。このため、反転ブロックは不要であり、回路規模の縮小化が可能である他、基準電圧VREFP、VREFNを適宜可変値とすることにより測定電流のダイナミックレンジ及び電流分解能を可変にして最適化させることができる。
上記図14では、Timing2〜5の間、スイッチA1、A2、B1、B2をオフにして、オフセット値の測定を行う場合について説明した。しかしながら、オフセット値の測定方法はこれに限られることはない。例えば、図15に示すようなスイッチ操作により、オフセット値を測定しても良い。
このように、図15のTiming2、3で、スイッチA1、A2を2回続けてオンすることにより、それぞれ入力電圧0mVを作り出している。従って、入力電圧0mV時のVout−を出力することができ、このときの信号Q,QBのカウント値をオフセット値として測定することができる。
Claims (4)
- 検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と第1のキャパシタ及び第2のキャパシタとを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第1のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第2のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を外部からのコマンド又は操作指示に応じて可変値として発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第1の信号を出力し、前記出力電圧が前記基準値未満の場合は第2の信号を出力する比較回路と、
前記比較回路から出力される前記第1の信号と前記第2の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備えたことを特徴とするクーロンカウンタ。 - 前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とする請求項1記載のクーロンカウンタ。
- 検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と第1のキャパシタ及び第2のキャパシタとを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第1のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第2のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第1の信号を出力し、前記出力電圧が前記基準値未満の場合は第2の信号を出力する比較回路と、
前記比較回路から出力される前記第1の信号と前記第2の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備え
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするクーロンカウンタ。 - 検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第1のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第2のキャパシタで積分するときに印加される基準電圧を外部からのコマンド又は操作指示に応じて可変値とすることを特徴とするクーロンカウンタのダイナミックレンジ可変方法。
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