KR19990029440A - 연산 증폭기 - Google Patents

연산 증폭기 Download PDF

Info

Publication number
KR19990029440A
KR19990029440A KR1019980036047A KR19980036047A KR19990029440A KR 19990029440 A KR19990029440 A KR 19990029440A KR 1019980036047 A KR1019980036047 A KR 1019980036047A KR 19980036047 A KR19980036047 A KR 19980036047A KR 19990029440 A KR19990029440 A KR 19990029440A
Authority
KR
South Korea
Prior art keywords
circuit
transistors
input signal
output
signal terminal
Prior art date
Application number
KR1019980036047A
Other languages
English (en)
Other versions
KR100361251B1 (ko
Inventor
가쯔히또 사꾸라이
Original Assignee
미따라이 하지메
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미따라이 하지메, 캐논 가부시끼가이샤 filed Critical 미따라이 하지메
Publication of KR19990029440A publication Critical patent/KR19990029440A/ko
Application granted granted Critical
Publication of KR100361251B1 publication Critical patent/KR100361251B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
    • H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명의 목적은 과중한 부하를 고속으로 구동할 수 있고 저전력을 소비하는 연산 증폭기를 제공하는 것이다.
입력단과 출력단이 구비된 연산 증폭기는 입력단의 정상 입력 신호 단자와 반전 입력 신호 단자 사이의 차동 전압을 검출하기 위한 검출 수단, 및 검출 수단으로부터 발생된 출력 신호에 응답하여 출력단의 버퍼를 바이어싱하는 전류를 변화시키기 위한 전류 가변 수단을 포함한다. 연산 증폭기는 출력단이 단일 끝단식 출력에 의해 입력단으로부터 발생된 출력 신호에 의해 구동되고, 검출 수단은 차동 증폭 회로를 구성하는 두개의 트랜지스터들로 형성되는데, 각각의 베이스 전극에는 정상 입력 신호 단자와 반전 입력 신호 단자를 통해 각각의 입력 신호들이 인가된다. 상기 두개의 트랜지스터들 각각은 각각의 전류 미러 회로를 부하(load)로 하고, 전류 미러 회로들 중 하나는 출력단에 있는 상보의 SEPP 타입 트랜지스터들 중 하나를 구동하고, 전류 미러 회로들 중 다른 하나는 또 다른 전류 미러 회로를 통해 출력단에 있는 상보의 SEPP 타입 트랜지스터들 중 다른 하나를 구동한다.

Description

연산 증폭기
대략적으로 본 발명은 예를 들면 아날로그/디지탈(A/D) 변환기와 같은 큰 입력 용량을 갖는 회로를 구동하기 위해, 또는 낮은 입력 임피던스를 갖는 회로를 고속으로 구동하기 위해 채용된 고속의 그리고 저전력 소모의 연산 증폭기와 연관되고, 구체적으로는, 일반적인 목적의 연산 증폭기들 중에 극도의 저-전력을 소모하는 작동을 필요로 하는 애플리케이션들에 효과적인 것들이다.
저전력 소비의 경향, 고속의 동작 속도, 및 소자들의 소형화는 장치들의 얇아짐과 크기의 줄어듦에 대한 최근의 요구, 및 기술적인 진보에 응답하여 가속화되어 왔다. 일종의 대수 회로로서 작동하는 연산 증폭기에 있어서, 저전력 소모 및 극도로 높은 동작 속도는 낮은 공급 전압, 비평형식 전력 공급기, 및 고밀도의 집적화에 의해 달성되어 왔다.
도 6 및 도 7에 도시된 구조들은 연산 증폭기의 종래의 출력단으로서 지금까지 알려져 왔다. 도 6 및 도 7은 연산 증폭기의 출력단의 구조를 특히 상세히 나타낸 블럭도들이다. 도 6은 바이폴라 트랜지스터로 구성된 회로를 나타내는 반면에, 도 7은 메탈-옥사이드-반도체(metal-oxide-semiconductor, MOS) 트랜지스터로 구성된 회로를 나타낸다. 도 6 및 도 7에서, 참조 번호 1은 높은 구동성의 출력단을 나타내고, 참조 번호 5는 정상 입력 신호 단자를 나타내고, 참조 번호 6은 반전 입력 신호 단자를 나타낸다. 연산 증폭기(1)로부터 발생된 출력 신호는 출력단의 버퍼에 인가되는데, 이 신호는 출력 단자(7)에 인가되는 임피던스로 변환된다. 어느 경우에든, 이미터 폴로어(emitter follower) 구조 또는 소오스 폴로어 접속이 정전류 회로(100 또는 101)와 바이어스되어 무효 전류(idling current)가 일정하게 유지된다. 상술한 출력단의 구성은 출력 단자(7)에 접속된 과중한 부하(load)를 구동하기 위해 크기가 큰 트랜지스터들 Q6, Q12, M6, 및 M12을 최종단에 할당하는 것이 필요하다.
그러나, 상술한 종래의 예들은 일정한 전류를 사용하는 칩 크기 내에서 큰 트랜지스터의 베이스 또는 게이트 전극 중 어느 하나를 구동하는 것을 요구하기 때문에, 구동 속도를 가속하기 위해 정전류값을 증대하는 것이 필요하다. 이에 따라, 방출된 전류의 증가가 전력 소비의 감소를 방해해 왔다.
본 발명은 상술한 문제점을 해결하기 위해 수행되었다. 본 발명의 목적은 과중한 부하를 고속으로 구동할 수 있는 저전력 소모의 연산 증폭기를 제공하는 것이다.
본 발명의 제1 기술에 따르면, 정상 입력 신호 단자와 반전 입력 신호 단자 사이의 차동 전압을 검출하는 검출수단, 및 상술한 검출 수단으로부터 발생된 출력 신호에 응답하여 출력단 버퍼를 바이어스하기 위한 전류를 변화시키는 전류 가변 수단을 포함한다.
본 발명의 제2 기술에 따르면, 제1 기술에 있어서, 차동 전압을 검출하기 위한 상기 검출 수단은 차동 증폭기로 구성된다.
본 발명의 제3 기술에 따르면, 제2 기술에 있어서, 차동 전압을 검출하는 검출 수단으로서 사용되는 차동 증폭기에 도전도 gm을 줄이는 수단이 제공된다.
본 발명의 제4 기술에 따르면, 제1 기술에 있어서, 바이폴라 트랜지스터가 구성 소자로서 포함된다.
본 발명의 제5 기술에 따르면, 제1 기술에 있어서, MOS 트랜지스터가 구성 소자로서 포함된다.
또한, 본 발명의 제6 기술에 따르면, 차동 증폭 수단을 갖는 입력단과 정전류 공급 수단에 의해 특정 구동 전력을 발생하는 출력단을 포함하는데, 정전류 공급 수단은 상술한 입력단의 정상 입력 신호 단자와 반전 입력 신호 단자 사이의 차동 전압을 검출하는 검출 수단, 및 검출 수단으로부터 발생된 출력 신호에 응답하여 상술한 정전류 공급 수단으로부터 공급되는 정전류를 변화시키기 위한 전류 가변 수단을 포함한다.
본 발명의 제7 기술에 따르면, 제6 기술에 있어서, 상술한 차동 증폭 수단으로부터 발생된 출력 신호가 단일 끝단의 출력 신호로서 상술한 출력단을 구동한다.
상술한 검출 수단은 차동 증폭 회로를 구성하는 두개의 트랜지스터들로 형성되는데, 차동 증폭 회로의 베이스 전극들에는 정상 입력 신호 단자 및 반전 입력 신호 단자를 통한 입력 신호들이 각각 인가된다. 상술한 두개의 트랜지스터들 각각은 각각의 전류 미러 회로를 부하(load)로 한다. 상술한 전류 미러 회로들 중 하나는 상보의 단일 끝단식 푸시-풀(SEPP로서 참조됨) 회로로서 구성되는 상술한 출력단의 한 트랜지스터를 구동한다. 그리고 또 하나의 상술한 전류 미러 회로는 또 다른 전류 미러 회로를 통해 상보의 SEPP-타입 회로로서 구성되는 상술한 출력단의 또 다른 트랜지스터를 구동한다.
본 발명의 제8 기술에 따르면, 제7 기술에 있어서, 차동 증폭 회로를 구성하는 상술한 두개의 트랜지스터들의 이미터 전극들은 단락-회로에 의해 서로에 접속된다. 그리고 상술한 이미터 전극들은 정전류 회로를 통해 기준 전위점에 더 접속된다.
본 발명의 제9 기술에 따르면, 제7 기술에 있어서, 차동 증폭 회로를 구성하는 상술한 두개의 트랜지스터들의 각 이미터 전극은 각각의 저항을 통해 기준 전위점에 접속되어 정전류원에 더 접속된다.
본 발명의 제10 기술에 따르면, 제7 기술에 있어서, 차동 증폭 회로를 구성하는 상술한 두개의 트랜지스터들의 각 이미터 전극은 각각의 정전류 회로를 통해 기준 전위점에 접속된다. 그리고 상술한 이미터 전극들은 저항을 통해 서로에 접속되어 있다.
본 발명의 제11 기술에 따르면, 제6 기술에 있어서, 상술한 차동 증폭 수단으로부터 발생된 출력 신호가 단일 끝단식 출력 신호로서 상술한 출력단을 구동한다. 상술한 검출 수단은 차동 증폭 회로를 구성하는 두개의 트랜지스터들로 형성되고 차동 증폭 회로의 게이트 전극들에는 정상 입력 신호 단자 및 반전 입력 단자를 통해 입력 신호들이 각각 인가된다. 상술한 두개의 트랜지스터들 각각은 각각의 전류 미러 회로를 부하로 한다. 상술한 전류 미러 회로들 중 하나는 상보의 SEPP 회로로서 구성된 상술한 출력단의 한 트랜지스터를 구동한다. 그리고 또 하나의 상술한 전류 미러 회로는 또 하나의 전류 미러 회로를 통해 상보의 SEPP-타입 회로로서 구성된 상술한 출력단의 또 다른 트랜지스터를 구동한다.
본 발명의 제12 기술에 따르면, 제11 기술에 있어서, 차동 증폭 회로를 구성하는 상술한 두개의 트랜지스터들의 소오스 전극들은 단락-회로를 통해 서로에 접속되고, 정전류 회로를 통해 기준 전위점에 더 접속되어 있다.
본 발명의 제13 기술에 따르면, 제11 기술에 있어서, 차동 증폭 회로를 구성하는 상술한 두개의 트랜지스터들의 각 소오스 전극은 각각의 저항을 통해 정전류원에 접속되어 있고 정전류원은 기준 전위점에 더 접속되어 있다.
본 발명의 제14 기술에 따르면, 제11 기술에 있어서, 차동 증폭 회로를 구성하는 상술한 두개의 트랜지스터들의 각 소오스 전극은 각각의 정전류 회로를 통해 기준 전위점에 접속되어 있다. 그리고 상술한 소오스 전극들은 저항을 통해 서로에 접속되어 있다.
도 1은 본 발명의 제1 실시예에 따른 연산 증폭기의 구성을 나타낸 블럭도.
도 2는 바이폴라 소자들로 대부분 형성된 도 1에 도시된 차동 전압 검출 수단(2) 및 바이어스 전류 가변 수단을 포함하는 출력단 버퍼(3)의 주요 부분들의 구성을 나타낸 회로도.
도 3은 유니폴라 소자들로 대부분 형성된 도 1에 도시된 차동 전압 검출 수단(2), 및 바이어스 전류 가변 수단을 포함하는 출력단 버퍼(30)의 주요 부분들의 구성을 나타낸 또 다른 회로도.
도 4는 본 발명의 제2 실시예에 따른 연산 증폭기의 구성을 나타낸 도면으로서, 도 1에 도시된 차동 전압 검출 수단(2), 및 바이어스 전류 가변 수단을 포함하는 출력단 버퍼(3)의 주요 부분들의 구성을 나타낸 또 다른 회로도.
도 5는 본 발명의 제3 실시예에 따른 연산 증폭기를 나타낸 회로도로서, 동시에 도1에 도시된 차동 전압 검출 수단(2), 및 바이어스 전류 가변 수단을 포함하는 출력단 버퍼(3)의 주요 부분들의 구성을 나타낸 또 다른 회로도.
도 6은 종래의 연산 증폭기의 구성을 나타낸 블럭도.
도 7은 또 다른 종래의 연산 증폭기의 구성을 나타낸 또 다른 블럭도.
도면의 주요 부분에 대한 부호의 설명
1 : 연산 증폭기
2 : 차동 전압 검출 수단
3 : 출력단 버퍼
5 : 정상 입력 신호 단자
6 : 반전 입력 신호 단자
7 : 출력 신호 단자
8 : 출력단 버퍼의 입력 신호 단자
I0 : 정전류원을 통해 흐르는 전류
I1 : 트랜지스터 Q1의 콜렉터 전류
I2 : 트랜지스터 Q2의 콜렉터 전류
이하, 도1 내지 도5를 참조하여 본 발명에 따른 바람직한 실시예들을 설명한다. 본 발명을 실시하는 동안 숙고된 최선의 모드(best mode)가 또한 바람직한 실시예들에 대응하여 설명될 것이다.
제1 실시예
도 1은 본 발명에 따른 제1 실시예의 연산 증폭기의 구성을 나타낸 블럭도이다.
도 1에서, 참조 번호 1은 출력단을 제외한 연산 증폭기를 나타내고, 참조 번호 5는 정상(비반전) 입력 신호 단자를 나타내고, 참조 번호 6은 반전 입력 신호 단자를 나타낸다. 연산 증폭기(1)로부터 발생된 출력 신호는 바이어스 전류 가변 수단을 포함하는 출력단 버퍼(3)에 인가되는데, 이 신호는 출력 신호 단자(7)에 더 인가되는 임피던스로 변환된다. 참조 번호 2는 정상 입력 신호 단자(5)와 반전 입력 신호 단자(6) 사이의 전압차를 검출하기 위한 차동 전압 검출 수단을 나타낸다. 검출된 전압차는 출력단 버퍼(3)에 인가되어 출력단 버퍼의 바이어스 전류를 변화시키기 위한 제어 신호로서 채택된다.
상술한 구성에 있어서, 정상 입력 신호 단자(5)에 인가된 입력 신호의 전압이 반전 입력 신호 단자(6)에 인가된 반전 입력 신호의 전압보다 높으면, 출력 신호 단자(7)의 출력 전압을 올리는 반도체 장치의 구동 능력을 강화하기 위해 출력단 버퍼(3)의 바이어스 전류가 변화된다. 반면에 정상 입력 신호의 전압이 반전 입력 신호의 전압보다 낮으면, 출력 신호 단자(7)의 출력 전압을 낮추는 다른 반도체 장치의 감쇠 능력을 강화하기 위해 출력단 버퍼(3)의 바이어스 전류가 변화된다.
도 2 및 도 3은 차동 전압 검출 수단(2), 및 바이어스 전류 가변 수단을 포함하는 출력단 버퍼(3)의 주요 구성을 나타낸 회로도이고, 차동 전압 검출 수단(2) 및 출력단 버퍼(3)은 도 1의 점선으로 둘러싸인 부분에 도시되어 있다. 본 명세서에서 도 1의 구성 요소들과 같은 구성 요소들에는 도 1에서와 같은 참조 번호들이 붙혀진다. 도 2는 바이폴라 트랜지스터로 형성된 회로를 나타내는 반면, 도 3은 MOS 트랜지스터로 형성된 회로를 나타낸다.
도 2에서, 참조 번호 10은 차동 증폭 트랜지스터들 Q1 및 Q2의 정전류원을 나타내고, Q1부터 Q6까지는 npn 타입의 트랜지스터들이고, Q7부터 Q12는 pnp-타입의 트랜지스터들이다. 차동 전압 검출 수단은 차동 증폭기로 구성되는데, 차동 증폭기에 있어서, 트랜지스터 Q1의 베이스 전극은 정상 입력 신호 단자(5)에 접속되고, 트랜지스터 Q2의 베이스 전극은 반전 입력 신호 단자(6)에 접속되고, 그 각각의 출력 신호들은 트랜지스터들 Q1 및 Q2의 각 콜렉터 전류로부터 발생된다. 만일 정전류원(10)을 통해 흐르는 전류가 I0로 표시되고, 트랜지스터 Q1의 콜렉터 전류는 I1이고 트랜지스터 Q2의 콜렉터 전류는 I2이라면, 정상 입력 신호 전압 Vp와 반전 입력 신호 전압 Vn 사이의 차동 전압 V는 다음의 수학식들에 의해 표시된다.
I1 = I0 / { 1+ exp[-q(Vp - Vn) / kT] }
I2 = I0 / { 1+ exp[q(Vp - Vn) / kT] }
여기서 q는 전하량(electronic charge)이고, k는 볼쯔만 상수(Boltzmann's constant)이고 T는 절대 온도이다.
출력 전류들 I1 및 I2는 각각 전류 미러 회로들에 인가되는데, 전류 미러 회로들 각각은 바이어스 전류 가변 수단의 입력 단자들에 각각 접속된 pnp 타입의 트랜지스터들 Q7 및 Q10 뿐 아니라 Q8 및 Q9으로 구성된다. 트랜지스터 Q10으로부터 발생된 출력 전류는 이미터 폴로어 장치를 구성하는 트랜지스터 Q11의 바이어스 전류로서 직접 작용한다.
트랜지스터 Q9으로부터 발생된 또 다른 출력 전류는 npn 타입의 트랜지스터들 Q3 및 Q4로 구성된 제3 전류 미러 회로에 인가되어 또 다른 이미터 폴로어 장치를 구성하는 트랜지스터 Q5의 또 다른 바이어스 전류로서 역시 작용한다. 이미터 폴로어 장치들에서 각각 작동하는 트랜지스터들 Q11 및 Q5로부터 발생된 출력 신호들은 증폭기의 최종단에 배치된 트랜지스터들 Q6 및 Q12의 베이스 전극들에 각각 최종적으로 인가된다. 본 명세서에서 트랜지스터들 Q6 및 Q12는 이미터 폴로어 장치들을 구성하는 상보의 SEPP-타입 전력 트랜지스터들이고, 상기 이미터 폴로어 장치들을 위해 다이 사이즈(die size)가 큰 트랜지스터들이 일반적으로 채용된다.
반면에, 연산 증폭기(1)로부터 발생된 출력 신호는 출력단 버퍼의 입력 신호 단자(8)에 인가되어 트랜지스터들 Q5 및 Q11의 베이스 전극들에 직접 전송된다.
여기서 입력 신호들 중 Vp가 Vn보다 더 높으면, 출력단 버퍼의 입력 신호 단자(8)는 전위가 올라간다. 그런 다음, 이미터 폴로어 장치의 트랜지스터들 Q5 및 Q11로부터 발생된 출력 전력이 증가하여 트랜지스터들 Q6 및 Q12의 베이스 전위를 올리는데, 그 결과 출력 신호 단자(7)의 전위를 올린다. 그러나, 만일 입력 신호들의 전위 변화가 갑자기 발생하면, 전력 트랜지스터들의 베이스층들에 동반하는 기생 용량 때문에 트랜지스터들 Q6 및 Q12의 베이스 전위들이 이를 따라가지 못한다. 그런 동안, 충분한 전위가 트랜지스터 Q5의 이미터-베이스 정션을 가로질러 인가되는데, 이것은 트랜지스터 Q12의 베이스 전극을 구동하여 베이스 전위를 빠르게 올릴 수 있기에 충분한 이미터 전류를 발생한다. 그러나 트랜지스터 Q6의 베이스 전위는 트랜지스터 Q11이 턴오프되기 때문에 트랜지스터 Q10을 통해 흐르는 정전류에 의해 수행되는 베이스층에 기생하는 캐패시티의 충전 속도로만 증가된다. 이 충전 속도의 가속은 일반적으로 트랜지스터 Q10을 통해 일정하게 흐르는 전류를 항상 강화할 것을 요구하는, 그 결과 방사 전류(dissipation current)를 극도로 증가시킨다. 이 전류는 입력 신호가 변할 때에만 일시적으로 필요하고, 입력 신호들이 정적인 상태에 있는 때에는 불필요하다.
이에 따라, 본 실시예는 입력 신호들 중에 Vp가 Vn보다 더 높은 경우에만 트랜지스터 Q7과 함께 전류 미러 회로를 구성하는 트랜지스터 Q10에 공급되는 정전류를 증가시키기 위해 전류 I1이 전류 I2를 초과할 것이다. 트랜지스터 Q7은 트랜지스터 Q11의 바이어스 전류를 증가시킨다. 이 바이어스 전류는 트랜지스터 Q6의 베이스 전극을 더 구동한다. 이에 따라, 바이어싱용으로 채택된 일정하게 흐르는 전류를 항상 강화하는 것에 비해, 본 실시예에 따른 구성은 방사 전류를 증가시키지 않고 고속으로 구동할 수 있다.
다음으로, 입력 신호들 중 Vp가 Vn보다 더 낮은 경우에는 출력단 버퍼의 입력 신호 단자(8)의 전위가 낮아진다. 그런 다음, 이미터 폴로어들을 각각 구성하는 트랜지스터들 Q5 및 Q11로부터 발생된 출력 전력이 감소되어 트랜지스터들 Q6 및 Q12의 베이스 전위를 낮추는데, 이는 출력 신호 단자(7)의 전위 역시 낮춘다. 그러나, 만일 입력 신호들의 전위들이 갑자기 변화한다면, 트랜지스터들 Q6 및 Q12의 베이스층들에 동반한 기생 용량 때문에 이 트랜지스터들의 베이스 전위들이 따라가지 못한다. 그런 동안, 충분한 순방향 바이어스가 트랜지스터 Q11의 베이스-이미터 정션을 가로질러 인가되는데, 트랜지스터 Q11은 트랜지스터 Q6의 베이스층에 있는 캐리어들을 감소시켜 베이스 전위를 빠르게 낮추는 반면에, 트랜지스터 Q12의 베이스 전위는 트랜지스터 Q5가 턴오프되기 때문에 트랜지스터 Q4를 통해 흐르는 정전류가 방전하는 속도로만 저하될 수 있다. 이러한 저하 속도를 가속하기 위해, 트랜지스터 Q4를 통해 흐르는 정전류를 항상 강화하는 것이 일반적으로 요구되는데, 결국 Q4는 방사 전류를 극도로 증가시킨다. 이 전류는 입력 신호들이 변화하는 경우에만 일시적으로 필요한 반면, 입력 신호들이 정적인 상태에 있는 경우에는 불필요하다.
이에 따라, 본 발명에 있어서는, 입력 신호의 전위 Vp가 Vn보다 더 낮은 경우에 트랜지스터 Q8과 함께 전류 미러 장치를 구성하는 트랜지스터 Q9에 공급되는 정전류를 증가시키기 위해 I2가 I1보다 더 높아지게 될 것이다. 여기서 Q8은 트랜지스터 Q5에 인가되는 바이어스 전류를 증가시키기 위해 또 다른 전류 미러 회로를 구성하는 트랜지스터들 Q3 및 Q4를 통해 흐르는 정전류를 증가시킨다. 또한, 이 바이어스 전류는 트랜지스터 Q12의 베이스층에 있는 전기 캐리어들을 감소시킨다. 그 결과, 이것은 바이어스 전류로서 기능하기 위해 흐르는 정전류를 항상 강화시키는 것에 비하여, 방사 전류를 증가시키지 않고 고속으로 감소시킬 수 있다.
비록 도 2에는 차동 전압 검출 수단으로서 기능하는 차동 증폭기가 npn 타입의 트랜지스터들로 구성되었지만, pnp 트랜지스터를 사용해서도 유사한 구성이 만들어질 수 있다는 것은 말할 나위도 없다.
다음 도 3에서, M1 내지 M6의 문자 및 참조 부호는 nMOS 트랜지스터들을 나타내는 반면, M7부터 M12는 pMOS 트랜지스터들을 나타낸다. 차동 전압 검출 수단(2)은 차동 증폭기로 구성되는데, 이 차동 증폭기의 출력 신호들은 각각 트랜지스터들 M1 및 M2의 드레인 전류들인 반면에, 정상 입력 신호 단자는 트랜지스터 M1의 게이트 전극이고 반전 입력 신호 단자는 트랜지스터 M2의 게이트 전극이다. nMOS 트랜지스터들 M1 및 M2에 접속된 정전류원으로부터 공급된 전류는 I0로 표시되고, M1의 드레인 전류는 I3로 표시되고, M2의 드레인 전류는 I4로 표시되고, 출력 전류들은 정상 입력 전위 Vp와 반전 입력 전위 Vn 사이의 차동 전압 Vp - Vn의 함수로서 다음의 수학식에 의해 표시된다.
I3 = {I0 + [I02- (I0 - K(Vp - Vn)2)2]1/2} × 1/2
I4 = {I0 - [I02- (I0 - K(Vp - Vn)2)2]1/2} × 1/2
여기서 K는 (u × Cox/2) × (W/L)로 나타내지고, u는 MOS 트랜지스터의 채널 내의 캐리어 이동도이고, Cox는 게이트 옥사이드막의 용량이고, W는 채널의 폭이고, L은 채널 길이이다.
이 출력 전류들 I3 및 I4는 각각 트랜지스터들 M7 및 M10과 함께 M8 및 M9로 각각 구성된 전류 미러 회로들에 각각 인가된다. 트랜지스터들 M7 및 M8은 각각 바이어스 가변 수단의 입력 신호 단자들에 접속된다. 트랜지스터 M10으로부터 발생된 출력 전류는 소오스 폴로어 장치를 구성하는 트랜지스터 M11의 바이어스 전류로서 직접 작용한다. 트랜지스터 M9으로부터 발생된 또 다른 출력 전류는 소오스 폴로어 장치를 구성하는 트랜지스터 M5의 바이어스 전류로서, 또 다른 전류 미러 회로를 통해 인가되는데, 이 전류 미러 회로는 트랜지스터들 M3 및 M4로 구성된다. 또한, 각각의 소오스 폴로어 장치로부터 발생된 출력 신호들은 최종단의 트랜지스터들 M6 및 M12의 게이트 전극들에 각각 인가된다. 트랜지스터들 M6 및 M12는 큰 구동 능력이 제공된 일반적으로 칩 사이즈가 큰 트랜지스터를 채용한 상보의 SEPP-타입 전력 트랜지스터들이다.
반면에, 연산 증폭기(1)로부터 발생된 출력 신호는 출력단 버퍼의 입력 신호 단자(8)를 통해 트랜지스터들 M5 및 M11의 게이트 전극들에 인가된다.
여기서 입력 전위들에 있어서 Vp가 Vn보다 더 높다면, 출력단 버퍼의 입력 신호 단자(8)의 전위가 올라간다. 그런 다음, 소오스 폴로어 장치를 구성하는 트랜지스터들 M5 및 M11로부터 발생된 출력 전류들이 증가되어 트랜지스터들 M6 및 M12의 게이트 전위를 올리는데, 결국 출력 신호 단자(7)의 전위를 올린다. 만일 입력 전위가 급격히 변화한다면, 전력 트랜지스터들의 게이트 전위가 트랜지스터들 M6 및 M12의 게이트 전극들에 동반하는 기생 용량 때문에 이 변화를 따라가지 못한다. 그런 동안, 충분한 전위가 트랜지스터 M5의 게이트 전극과 소오스 전극 사이에 인가되는데, 트랜지스터 M5는 트랜지스터 M12의 게이트 전극을 구동하여 그 게이트 전위를 급격히 올릴 수 있는 반면에, 트랜지스터 M6의 게이트 전위는 트랜지스터 M10을 통해 흐르는 정전류가 M6의 게이트 용량을 충전하는 비율로만 올라갈 수 있다. 트랜지스터 M6의 게이트 전위의 상승 속도를 가속하기 위해서는, 트랜지스터 M10에 공급되는 정전류를 항상 증가시키는 것이 일반적으로 필요한데, 결국 방사 전류를 극도로 증가시킨다. 이 전류는 입력 신호들이 변화할 때만 필요하고 입력 신호들이 정적인 상태에 있는 때에는 불필요하다.
이에 따라, 본 실시예는 입력 전위들의 일시적인 상태에 있어서 Vp가 Vn보다 더 높은 때에만 I3가 I4보다 더 높아져서 트랜지스터 M7과 함께 전류 미러 회로를 구성하는 트랜지스터 M10을 통해 흐르는 정전류를 증가시켜, 결국 트랜지스터 M11의 바이어스 전류를 증가시킨다. 이 바이어스 전류는 트랜지스터 M6의 게이트 전극을 구동한다. 그리하여, 바이어싱용으로 항상 흐르는 정전류를 증가시키는 것에 비해, 방사 전류의 증가없이 고속의 구동이 가능하다.
이어서, 입력 전위에 있어서 Vp가 Vn보다 더 낮은 때에는, 출력단 버퍼의 입력 신호 단자(8)의 전위가 낮아진다. 그런 다음, 소오스 폴로어 장치를 구성하는 트랜지스터들 M5 및 M11로부터 발생된 출력 전류가 감소되어, 트랜지스터들 M6 및 M12의 게이트 전위를 낮추어 최종적으로 출력 신호 단자(7)의 전위를 낮춘다. 그러나 입력 전위들이 급격히 변할 때는, 전력 트랜지스터들 M6 및 M12가 이 트랜지스터들의 게이트 전극들에 동반하는 기생 용량들 때문에 입력 전위의 변화를 따라갈 수 없다. 그런 동안, 트랜지스터 M6의 게이트 전극으로부터의 전하들을 줄이기에 충분한 전위가 트랜지스터 M11의 게이트와 소오스 전극들 사이에 인가되어, 이것이 게이트 전위를 급속히 낮출 수 있는 반면에, 트랜지스터 M12의 게이트 전위는 트랜지스터 M5가 턴오프되기 때문에 트랜지스터 M4를 통해 흐르는 정전류가 방전하는 비율로 겨우 줄어들 수 있다. 이 게이트 전위가 낮아지는 속도를 가속하기 위해, 일반적으로 트랜지스터 M4로 공급되는 정전류를 항상 증가시키는 것이 필요한데, 이것은 결국 방사 전류를 극도로 증가시킨다. 이 전류는 입력 신호들이 변화할 때에만 일시적으로 필요하고 입력 신호들이 정적인 상태에 있는 때에는 불필요하다.
이에 따라, 회로는 입력 전위의 일시적인 상태에 있어서 Vp가 Vn보다 더 낮을 때만 I3가 I4보다 더 낮아져서, 트랜지스터 M8과 함께 전류 미러 회로를 구성하는 트랜지스터 M9에 공급되는 정전류를 증가시켜, 또 다른 전류 미러 회로를 구성하는 트랜지스터들 M3 및 M4에 공급되는 정전류를 증가시키는데, 결국 트랜지스터 M5의 바이어스 전류를 증가시킨다. 또한, 이 바이어스 전류는 트랜지스터 M12의 게이트 전극에 있는 전하들을 감소시킨다. 그리하여, 결과적으로 바이어싱용 정전류를 항상 증가시키는 것과 비교할 때, 방사 전류를 증가시키지 않고 고속으로 전하를 줄일 수 있게 된다.
비록 도 3에는 차동 전압 검출 수단(2)에 사용되는 차동 증폭기를 구성하는 공정이 nMOS 트랜지스터들을 채택하여 도시되었지만, pMOS 트랜지스터들을 채택하여 유사한 구조를 만들 수 있다는 것은 두 말할 나위도 없다.
실시예 2
도 4는 본 발명에 따른 실시예 2를 나타낸 도면이고, 또한 차동 전압 검출 수단(2), 및 바이어스 가변 수단을 포함하는 출력단 버퍼(3)의 주요 구성들을 나타낸 회로도이다. 여기서 도 1 및 도 2의 구성 소자들과 같은 소자들은 설명의 반복을 피하기 위해 도 1 및 도 2에서와 같은 번호 및 문자 부호들이 붙혀진다.
도 2에서, 차동 전압 검출 수단(2)의 도전도 gm은 다음과 같이 정의된다.
gm1 = dI1 / d(Vp - Vn)
gm2 = dI2 / d(Vp - Vn)
여기서 도전도 gm1 및 gm2는 다음의 수학식들에 의해 표시된다.
gm1 = 1 / (re1 + re2)
gm2 = -1 / (re1 + re2)
여기서 re1 및 re2는 차동 증폭에 사용되는 트랜지스터들 Q1 및 Q2의 이미터층들의 저항들과 각각 동등하고, 다음과 같이 정의된다.
re1 = kT / qI1
re2 = kT / qI2
도 4는 저항 R1 및 R2가 각각 트랜지스터들 Q1 및 Q2의 이미터 전극들에 각각 직렬로 접속된다는 점에서 도 2와 다르다. 도 4에서, 차동 전압 검출 수단의 도전도 gm은 다음의 수학식들에 의해 구해진다.
gm1 = 1 / (re1 + re2 + R1 + R2)
gm2 = -1 / (re1 + re2 + R1 + R2)
이에 따라, 여기서의 도전도 gm은 도 2의 경우와 비교할 때 감소하여, 트랜지스터의 이미터 전류에 대한 포화 레벨에 대해 차동 전압 검출 수단(2)에 인가되는 입력 차동 전압의 허용 가능한 범위를 확장한다.
또한, 입력 차동 전압의 변화에 대하여 출력단의 바이어스 전류의 변화를 적당하게 만들어, 입력 신호의 급격한 변화에 대해 출력 신호가 지나치게 벗어나거나 못미치게 되는 것을 억제할 수 있다.
실시예 3
도 5는 본 발명에 따른 제3 실시예를 나타낸 도면이고, 동시에 도 1의 점선으로 둘러싸인 차동 전압 검출 수단(2), 및 바이어스 가변 수단을 포함하는 출력단 버퍼(3)의 주요 구성을 나타낸 회로도이다. 본 실시예는 실시예 2의 작동과 동등한 작동을 할 수 있다. 도 2의 구성 소자들과 같은 구성 소자들에는 설명의 반복을 피하기 위해 같은 번호 및 문자 부호가 붙혀진다. 도 5에서, 저항 R3은 차동 전압 검출 수단(2)에 사용되는 차동 트랜지스터들 Q1 및 Q2의 이미터 전극들 사이에 접속되는 반면에, 정전류원들 I10 및 I11 각각은 이미터 전극들에 각각 접속된다.
도 5의 차동 전압 검출 수단의 도전도 gm은 다음의 수학식들에 의해 표시된다.
gm1 = 1 / (re1 + re2 + R3 × 1/2)
gm2 = -1 / (re1 + re2 + R3 × 1/2)
이에 따라, 도전도 gm은 도 2의 경우와 비교할 때 실시예 2와 유사하게 감소하는데, 이는 차동 전압 검출 수단(2)에 인가되는 입력 차동 전압의 허용 범위를 확대한다. 또한, 이것은 입력 차동 전압의 변화에 비해 출력단의 바이어스 전류의 변화를 적당하게 만들어, 입력 신호의 급격한 변화에 대해 출력 신호가 지나치게 벗어나거나 그에 못미치는 것을 억제할 수 있다.
상술한 바와 같이, 본 발명에 따른 제1 기술은 정상 입력 신호 단자와 반전 신호 입력 단자 사이의 차동 전압에 응답하여 바람직한 방향으로 출력단 버퍼의 바이어스 전류를 증가시켜, 빠른 작동을 가능하게 하고, 정전류 바이어싱에 비해 방사 전류를 억제할 수 있다.
본 발명에 따른 제2 기술은 정상 입력 신호 단자와 반전 신호 입력 단자 사이의 차동 전압을 검출하기 위한 검출 수단으로서 작용하는 차동 증폭기를 채택하여, 매우 간단한 구성을 통해 낮은 전력 소모 및 고밀도 집적화를 가능하게 하도록 제1 기술을 실시할 수 있다.
본 발명에 따른 제3 기술은 차동 전압을 검출하기 위한 차동 증폭기의 도전도 gm을 줄여, 정상 입력 신호 단자와 반전 입력 신호 단자 사이의 차동 전압의 넓은 범위에 있어서 출력단의 바이어스 전류를 가변할 수 있다. 또한, 제3 기술은 입력 차동 전압의 변화에 대해 출력단의 바이어스 전류의 변화를 적당히 만드는데, 이것는 입력 신호의 급격한 변화에 대해 출력 신호가 지나치게 벗어나거나 그에 못미치는 것을 억제할 수 있다.
본 발명에 따른 제4 기술은 구성 소자로서 바이폴라 트랜지스터들을 채택하는데, 이것은 그들의 높은 구동 능력 때문에 한층 향상된 가속을 가능하게 해준다.
본 발명에 따른 제5 기술은 MOS 트랜지스터들을 채택하는데, 이것은 일반적으로 바이폴라 트랜지스터에 비해 높은 입력 임피던스 및 전력 소모 절감의 향상을 가능하게 해준다. 예를 들면, 국방 예산의 절감을 위해 전략 연습 동안의 배터리 소비를 줄일 수 있다.
부수적으로, 본 발명에 따른 제13 및 제14 기술을 구현하기 위해 MOS IC 제조 단계들에서 저항들을 제조하는 것이 비록 어렵지만, 저항들은 IC 패키징 내의 IC 칩들의 표면에 상호 접속되는 대신에, 외부적으로 IC 소켓에 쉽게 접속될 수 있다.

Claims (14)

  1. 입력단 및 출력단이 구비된 연산 증폭기에 있어서,
    상기 입력단의 정상 입력 신호 단자와 반전 입력 신호 단자 사이의 차동 전압을 검출하기 위한 검출 수단, 및
    상기 검출 수단으로부터 발생된 출력 신호에 응답하여 상기 출력단의 버퍼를 바이어싱하는 전류를 변화시키기 위한 전류 가변 수단
    을 포함한 것을 특징으로 하는 연산 증폭기.
  2. 제1 항에 있어서,
    상기 검출 수단은 차동 증폭기인 것을 특징으로 하는 연산 증폭기.
  3. 제2 항에 있어서,
    상기 검출 수단으로서 작용하는 상기 차동 증폭기는 도전도 gm을 감소시키기 위한 수단이 구비되어 있는 것을 특징으로 하는 연산 증폭기.
  4. 제1 항에 있어서,
    바이폴라 트랜지스터들이 구성 소자들로서 채택된 것을 특징으로 하는 연산 증폭기.
  5. 제1 항에 있어서,
    MOS 트랜지스터들이 구성 소자들로서 채택된 것을 특징으로 하는 연산 증폭기.
  6. 차동 증폭 수단을 갖는 입력단 및 정전류 공급 수단에 의해 특정 구동 전력을 발생하는 출력단이 구비되어 있는 연산 증폭기에 있어서,
    상기 입력단의 정상 입력 신호 단자와 반전 입력 신호 단자 사이의 차동 전압을 검출하기 위한 검출 수단, 및
    상기 검출 수단으로부터 발생된 출력 신호에 응답하여 상기 정전류 공급 수단으로부터 공급되는 정전류를 변화시키기 위한 전류 가변 수단
    을 포함한 것을 특징으로 하는 연산 증폭기.
  7. 제6 항에 있어서,
    상기 차동 증폭 수단으로부터 발생된 출력 신호는 단일 끝단의 출력 신호로서 상기 출력단을 구동하고;
    상기 검출 수단은 상기 정상 입력 신호 단자와 상기 반전 입력 신호 단자를 통해 각각의 입력 신호들이 베이스 전극들에 각각 인가되는 차동 증폭 회로를 구성하는 두개의 트랜지스터들로 형성되고,
    상기 두개의 트랜지스터들 각각은 각각의 전류 미러 회로를 부하(load)로 하고,
    상기 전류 미러 회로들 중 하나는 상보의 SEPP 회로로서 구성된 상기 출력단의 한 트랜지스터를 구동하고,
    상기 전류 미러 회로들 중 다른 하나는 또 다른 전류 미러 회로를 통해 상보의 SEPP 회로로서 구성된 상기 출력단의 다른 트랜지스터를 구동하는 것을 특징으로 하는 연산 증폭기.
  8. 제7 항에 있어서,
    상기 차동 증폭 회로를 구성하는 상기 두개의 트랜지스터들의 이미터 전극들은 단락 회로에 의해 서로에 접속되고,
    상기 이미터 전극들은 정전류원을 통해 기준 전위점에 더 접속되어 있는 것을 특징으로 하는 연산 증폭기.
  9. 제7 항에 있어서,
    상기 차동 증폭 회로를 구성하는 상기 두개의 트랜지스터들의 각 이미터 전극은 각각의 저항을 통해 정전류원에 접속되고, 상기 정전류원은 기준 전위점에 더 접속된 것을 특징으로 하는 연산 증폭기.
  10. 제7 항에 있어서,
    상기 차동 증폭 회로를 구성하는 상기 두개의 트랜지스터들의 각 이미터 전극은 각각의 정전류 회로를 통해 기준 전위점에 접속되고,
    상기 이미터 전극들은 저항을 통해 서로에 더 접속된 것을 특징으로 하는 연산 증폭기.
  11. 제6 항에 있어서,
    상기 차동 증폭 수단으로부터 발생된 출력 신호는 단일 끝단의 출력 신호로서 상기 출력단을 구동하고,
    상기 검출 수단은 상기 정상 입력 신호 단자 및 상기 반전 입력 신호 단자를 통해 각각의 입력 신호들이 게이트 전극들에 인가되는 차동 증폭 회로를 구성하는 두개의 트랜지스터들로 형성되고,
    상기 두개의 트랜지스터들 각각은 각각의 전류 미러 회로를 부하로 하고,
    상기 전류 미러 회로들 중 하나는 상보의 SEPP 회로로서 구성된 상기 출력단의 한 트랜지스터를 구동하고,
    상기 전류 미러 회로들 중 다른 하나는 또 다른 전류 미러 회로를 통해 상보의 SEPP 타입 회로로서 구성된 상기 출력단의 다른 트랜지스터를 구동하는 것을 특징으로 하는 연산 증폭기.
  12. 제11 항에 있어서,
    상기 차동 증폭 회로를 구성하는 상기 두개의 트랜지스터들의 소오스 전극들은 단락 회로에 의해 서로에 접속되고, 정전류원을 통해 기준 전위점에 더 접속된 것을 특징으로 하는 연산 증폭기.
  13. 제11 항에 있어서,
    상기 차동 증폭 회로를 구성하는 상기 두개의 트랜지스터들의 각 소오스 전극은 각각의 저항을 통해 정전류원에 접속되고, 상기 정전류원은 기준 전위점에 더 접속된 것을 특징으로 하는 연산 증폭기.
  14. 제11 항에 있어서,
    상기 차동 증폭 회로를 구성하는 상기 두개의 트랜지스터들의 각 소오스 전극은 각각의 정전류 회로를 통해 기준 전위점에 접속되고,
    상기 소오스 전극들은 저항을 통해 서로에 더 접속된 것을 특징으로 하는 연산 증폭기.
KR10-1998-0036047A 1997-09-03 1998-09-02 연산증폭기 KR100361251B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23828297A JP3416479B2 (ja) 1997-09-03 1997-09-03 演算増幅器
JP97-238282 1997-09-03

Publications (2)

Publication Number Publication Date
KR19990029440A true KR19990029440A (ko) 1999-04-26
KR100361251B1 KR100361251B1 (ko) 2003-02-19

Family

ID=17027881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0036047A KR100361251B1 (ko) 1997-09-03 1998-09-02 연산증폭기

Country Status (6)

Country Link
US (1) US6215357B1 (ko)
EP (1) EP0901220B1 (ko)
JP (1) JP3416479B2 (ko)
KR (1) KR100361251B1 (ko)
CN (1) CN1084964C (ko)
DE (1) DE69833076T2 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3626043B2 (ja) * 1999-08-10 2005-03-02 沖電気工業株式会社 演算増幅器
JP2002311063A (ja) * 2001-04-19 2002-10-23 Nanopower Solution Kk 適応制御回路
US6400193B1 (en) * 2001-05-17 2002-06-04 Advantest Corp. High speed, high current and low power consumption output circuit
JP2003060452A (ja) * 2001-08-20 2003-02-28 Denso Corp オペアンプ回路
US7180369B1 (en) 2003-05-15 2007-02-20 Marvell International Ltd. Baseband filter start-up circuit
JP2008016561A (ja) * 2006-07-04 2008-01-24 Produce:Kk コンデンサの減圧による急速放電方法
JP4921106B2 (ja) * 2006-10-20 2012-04-25 キヤノン株式会社 バッファ回路
US7545216B2 (en) * 2006-12-12 2009-06-09 James Pearce Hamley Amplifier with current mirror bias adjust
US20130021104A1 (en) * 2011-07-18 2013-01-24 Ubidyne, Inc. Amplifier arrangement
DE112016006188T5 (de) * 2016-01-07 2018-09-20 Mitsubishi Electric Corporation Pufferschaltung und Halbleitervorrichtung
RU2684489C1 (ru) * 2018-06-08 2019-04-09 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Буферный усилитель на комплементарных полевых транзисторах с управляющим p-n переходом для работы при низких температурах
CN114627805B (zh) * 2022-05-12 2022-08-16 镭昱光电科技(苏州)有限公司 驱动电路、led单元的驱动方法和显示面板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5222853A (en) * 1975-08-14 1977-02-21 Sony Corp Amplifier
GB1517163A (en) 1975-09-18 1978-07-12 Post Office Class a amplifier
JPS61164310A (ja) * 1985-01-17 1986-07-25 Matsushita Electric Ind Co Ltd 増幅回路
JPS61285810A (ja) * 1985-06-11 1986-12-16 Sharp Corp 演算増幅器
JPS6215911A (ja) * 1985-07-15 1987-01-24 Toshiba Corp 電流増幅回路
JPH01223807A (ja) * 1988-03-02 1989-09-06 Matsushita Electric Ind Co Ltd 出力回路
KR950007836B1 (ko) * 1990-11-27 1995-07-20 삼성전자주식회사 시모스 파워 증폭기
JP3095838B2 (ja) * 1991-11-15 2000-10-10 ローム株式会社 増幅回路
EP0608938A1 (fr) * 1993-01-27 1994-08-03 Philips Composants Amplificateur à étage différentiel d'entrée et capacité de stabilisation intégrée
US5315264A (en) * 1993-05-10 1994-05-24 Exar Corporation Rail-to-rail opamp with large sourcing current and small quiescent current
KR960706223A (ko) * 1994-09-01 1996-11-08 요트.게.아. 롤페즈 트랜스콘덕턴스 증폭기, 가변 이득 스테이지 및 자동 이득 제어 회로(Trans-conductance amplifier having a digitally variable transconductance as well as a variable gain stage and an automatic gain control circuit comprising such a variable gain stage)
JP2885120B2 (ja) * 1995-01-27 1999-04-19 日本電気株式会社 演算増幅器
US5568090A (en) 1995-07-25 1996-10-22 Elantec, Inc. Amplifier circuit with dynamic output stage biasing
JPH09232883A (ja) * 1996-02-23 1997-09-05 Oki Micro Design Miyazaki:Kk 演算増幅回路
JPH11504791A (ja) * 1996-03-05 1999-04-27 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 演算増幅器

Also Published As

Publication number Publication date
EP0901220B1 (en) 2006-01-04
DE69833076D1 (de) 2006-03-30
DE69833076T2 (de) 2006-08-17
CN1084964C (zh) 2002-05-15
JP3416479B2 (ja) 2003-06-16
EP0901220A1 (en) 1999-03-10
US6215357B1 (en) 2001-04-10
KR100361251B1 (ko) 2003-02-19
JPH1188077A (ja) 1999-03-30
CN1212501A (zh) 1999-03-31

Similar Documents

Publication Publication Date Title
JP4262790B2 (ja) 低電圧演算増幅器の入力段および方法
KR100361251B1 (ko) 연산증폭기
JP3088262B2 (ja) 低歪差動増幅回路
KR930017307A (ko) 고속 집적 회로용 기준 회로
JPH0695610B2 (ja) バイアス電圧発生回路及びその方法
JPH02162812A (ja) 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器
KR900008159B1 (ko) 차동증폭기
US4546327A (en) Analog signal power amplifier circuit
JPH07142940A (ja) Ｍｏｓｆｅｔ電力増幅器
JPH0927721A (ja) 演算増幅装置
JPH1197774A (ja) 出力回路装置
GB2250149A (en) Low power output gate
JP2639350B2 (ja) 演算増幅器
US5682120A (en) Differential amplifier circuit using lateral-type bipolar transistors with back gates
EP0611105B1 (en) Current source
KR930007127B1 (ko) 반도체 집적회로
JPH10145221A (ja) 出力回路装置
US6255868B1 (en) Buffer circuit and hold circuit
JP4639269B2 (ja) 画像表示装置及び集積回路
KR930007795B1 (ko) 저전압동작형 증폭회로
JP3176053B2 (ja) 電流源回路
KR0170248B1 (ko) BiCMOS구동회로
US6933785B2 (en) Common mode bias control loop for output stages
JP3963251B2 (ja) 電子回路
RU2307458C1 (ru) Дифференциальный усилитель

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071026

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee