KR890009072A - 안정동작점을 갖는 연산증폭회로 - Google Patents

안정동작점을 갖는 연산증폭회로 Download PDF

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Abstract

내용 없음

Description

안정동작점을 갖는 연산증폭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (9)

  1. 제1및 제2전원단자 수단(VDD,VSS)과 두 입력신호들(+IN,-IN)간의 전위차에 응답하여 출력전압 (V2)을 발생시키기 위해 상기 제1및 제2전원단자 수단간에 연결되는 차동증폭회로(1)와, 출력전압(V3)을 발생시키도록 예정된 값만큼 상기 차동증폭회로의 출력전압을 전이시키기 위해 상기 제1및 제2전원단자 수단과 상기 차동증폭회로에 연결되는 레벨전이 회로(2)와, 상기 차동증폭회로의 출력전압과 상기 레벨전이 회로의 출력전압에 응답하여 동작하도록 상기 제1및 제2전원 단자수단, 상기 차동증폭회로 그리고 상기 레벨전이회로에 연결되는 푸슈풀 출력회로(3)와, 그리고 상기 레벨전이 회로를 제어하도록 전원접압(VDD)에 응답하여 바이어스 전압(VB)을 발생시키기 위해 상기 제1및 제2전원단자 수단과 상기 레벨전이 회로에 연결되는 바이어스 회로(4)를 포함하므로 그에 의해, 상기 레벨전이회로의 출력전압은 상기 전원전압의 요동에 의해 영향받지 않는 것이 특징인 연산증폭회로.
  2. 제1항에서, 상기 레벨전이 회로는, 상기 예정된 값만큼 그의 출력전압을 감소시키기 위해 상기 전원단자 수단(VDD)과 상기 차동증폭회로에 연결되는 트랜지스터(T5)와, 상기 트랜지스터와 상기 제2전원단자 수단간에 그리고 상기 바이어스회로에 연결되는 가변전류원(T8)을 포함하며, 상기 가변전류원의 전류는 상기 바이어스 회로의 바이어스 전압에 의해 제어되는 것이 특징인 연산증폭회로.
  3. 제2항에서, 상기 바이어스회로는, 상기 제1전원단자 수단에 연결되며, 또한 상기 차동증폭회로의 대응소자와 동일한 구성을 갖는 제1트랜지스터(T'1)와, 상기 제1트랜지스터와 상기 제2전원단자 수단간에 연결되며 또한 상기 차동증폭회로의 대응소자와 동일한 구성을 갖는 제1정정류원(I'1)과, 상기 제1전원단자 수단에 연결되며, 또한 상기 레벨전이회로의 상기 트랜지스터와 동일한 구성을 갖는 제2트랜지스터(T'5)와, 상기 제2트랜지스터와 상기 제2전원단자 수단간에 연결되며, 또한 그들간의 노드가 바이어스 전압용 출력단자인 제2정전류원(I'8)과, 그리고 상기 제2트랜지스터와 상기 제2전원단자 수단간에 연결되며 또한 바이어스 전압에 의해 제어되는 제3트랜지스터(T'8)를 포함하며, 상기 제2정전류원과 상기 제3트랜지스터는 상기 레벨번이회로의 상기 가변전류원에 대응하며, 상기 제2및 제3트랜지스터와, 상기 레벨전이 회로의 상기 트랜지스터와 상기 가변전원은 다음조건을 만족시키는,
    식중, gm5,gm8,g'm5및 g'm8는 상기 레벨전이회로의 상기 제2및 제3트랜지스터들, 상기 트랜지스터 그리고 상기 가변전류원의 상호 콘덕턴스들인 것이 특징인 연산증폭회로.
  4. 제2항에서, 상기 레벌전이 회로는 상기 가변전류원과 병렬로 연결되는 정전류원(I8)을 더 포함하는 것이 특징인 연산증폭회로.
  5. 제4항에서, 상기 바이어스회로는 상기 제1전원단자 수단에 연결되며 또한 상기 차동증폭회로의 대응소자와 동일한 구성을 갖는 제1트랜지스터(T'1)와, 상기 제1트랜지스터와 상기 제2전원단자 수단간에 연결되며, 또한 상기 차동증폭회로의 대응소자와 동일한 구성을 갖는 제1정전류원(I'1)과, 상기 제1전원단자 수단에 연결되며 또한 상기 레벨전이 회로의 상기 트랜지스터와 동일한 구성을 갖는 제2트랜지스터(T'5)와, 상기 제2트랜지스터와 상기 제2전원단자 수단간에 연결되며 또한 그들간의 노드가 바이어스 전압용 출력단자인 제2정전류원(I'8)과, 그리고 상기 제2트랜지스터와 상기 제2전원단자 수단간에 연결되며 또한 바이어스 전압에 의해 제어되는 제3트랜지스터(T'8)를 포함하며, 상기 제2정전류원은 상기 레벨전이 회로의 상기 정전류원과 상기 가변전류원에 대응하며, 상기 레벨전이 회로의 상기 정전류원과 상기 트랜지스터의 상호 콘덕턴스들은 동일한 것이 특징인 연산증폭회로.
  6. 제1항에서, 상기 레벨전이 회로는 출력전압을 상기 예정된 값만큼 감소시키기 위해 상기 전원단자 수단(VDD)과 상기 차동증폭회로에 연결되는 트랜지스터(T5)와, 상기 트랜지스터와 상기 제2전원단자 수단간에 연결되는 정전류원(I2)을 포함하며, 상기 트랜지스터의 기판전위는 상기 바이어스 회로의 바이어스 전압에 의해 제어되는 것이 특징인 연산증폭회로.
  7. 제6항에서, 상기 바이어스회로는 상기 제1전원단자 수단에 연결되며 또한 상기 차동증폭회로의 대응소자와 동일한 구성을 갖는 제1트랜지스터(T'1)와, 상기 제1트랜지스터와 상기 제2전원단자 수단간에 연결되며 또한 상기 차동증폭회로의 대응소자와 동일한 구성을 갖는 제1정전류원(I'1)과, 상기 제1전원단자 수단에 연결되며 또한 상기 레벨전이회로의 상기 트랜지스터와 동일한 구성을 갖는 제2트랜지스터(T'5)와, 상기 제2트랜지스터와 상기 제2전원단자 수단간에 연결되는 제2정전류원(I'2)과, 상기 제1전원단자 수단간에 연결되며 또한 상기 푸슈풀 출력회로의 대응소자와 동일한 구성을 갖는 제3정전류원(I8)과, 그리고 상기 제3정전류원과 상기 제2전원수단간에 그리고 상기 제2트랜지스터와 상기 제2정전류원간의 노드에 연결되며 또한 상기 노드에서의 전위에 의해 제어되는 제3트랜지스터(T'7)를 포함하며, 상기 제2트랜지스터의 기판전위는 상기 바이어스 회로의 바이어스 전압에 의해 제어되는 것이 특징인 연산증폭회로.
  8. 제1항에서, 상기 차동증폭회로는 상기 제1전원단자 수단에 연결되어 전류미러회로를 구성하는 제1및 제2트랜지스터(T1,T2)와, 상기 제1트랜지스터에 연결되어 상기 입력신호들중 하나에 의해 제어되는 제3트랜지스터(T3)와, 상기 제2트랜지스터에 연결되어 상기 제3및 제4트랜지스어들에 그리고 상기 제2전원단자수단에 연결되는 정전류원(I1)을 포함하는 것이 특징인 연산증폭회로.
  9. 제1항에서, 상기 푸슈풀 출력회로는 상기 제1전원단자 수단과 상기 차동증폭회로에 연결되며, 또한 상기 차동증폭회로의 출력전압에 의해 제어되는 제1트랜지스터(T6)와, 상기 제1트랜지스터, 상기 제2전원단자 수단 및 상기 레벨전이 회로에 연결되며 또한 상기 레벨전이 회로의 출력전압에 의해 제어되는 제2트랜지스터(T7)를 포함하는 것이 특징인 연산증폭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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