JPH08213850A

JPH08213850A - 演算増幅回路

Info

Publication number: JPH08213850A
Application number: JP7018154A
Authority: JP
Inventors: Masahiro Yamashita; 昌宏山下
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1995-02-06
Filing date: 1995-02-06
Publication date: 1996-08-20

Abstract

(57)【要約】【目的】本発明はトランジスタのしきい値の変動による
負荷駆動能力の低下及び消費電力の増大を防止し得る演
算増幅回路を提供することを目的とする。【構成】バイアス回路５は、抵抗と、ＭＯＳトランジス
タとの合成抵抗からバイアス電圧を生成する。増幅回路
７は入力信号ＩＮ１，ＩＮ２に基づく出力信号を出力す
る。レベルシフト回路８はバイアス電圧に基づいて、増
幅回路７の出力電位をレベルシフトする。ＣＭＯＳ出力
回路９はトランジスタのゲートに増幅回路７の出力信号
と、レベルシフト回路８の出力信号とを入力する。ＭＯ
Ｓトランジスタのしきい値の変化によるバイアス電圧の
変動に基づいて、レベルシフト回路８の出力電位をバイ
アス電圧の変動と同方向に変動させる補償回路６が、バ
イアス回路５とレベルシフト回路８との間に介在され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＭＯＳ出力回路を
備えた演算増幅回路に関するものである。近年の半導体
集積回路では、動作速度の高速化とともに、消費電力の
低減が益々要請されている。従って、このような半導体
集積回路に使用される演算増幅回路においても、十分な
負荷駆動能力を確保して動作速度の高速化を図りなが
ら、消費電力を低減することが必要となっている。

【０００２】

【従来の技術】出力回路をＣＭＯＳ出力回路で構成した
演算増幅回路の従来例を図４に従って説明する。

【０００３】バイアス回路１は、抵抗Ｒ１の一端が電源
Ｖccに接続され、他端がＮチャネルＭＯＳトランジスタ
Ｔr1のドレイン及びゲートに接続される。前記トランジ
スタＴr1のソースはグランドＧＮＤに接続される。そし
て、前記トランジスタＴr1のドレインから、抵抗Ｒ１と
トランジスタＴr1のオン抵抗との抵抗比に基づくバイア
ス電圧ＶB が出力される。

【０００４】差動回路２は、ＰチャネルＭＯＳトランジ
スタＴr2，Ｔr3のソースが電源Ｖccに接続され、両トラ
ンジスタＴr2，Ｔr3のゲートは互いに接続される。前記
トランジスタＴr2のドレインは、前記トランジスタＴr
2，Ｔr3のゲートと、ＮチャネルＭＯＳトランジスタＴr
4のドレインに接続される。前記トランジスタＴr3のド
レインは、ＮチャネルＭＯＳトランジスタＴr5のドレイ
ンに接続される。

【０００５】前記トランジスタＴr4，Ｔr5のゲートに
は、相補入力信号ＩＮ，ＩＮバーが入力される。また、
前記トランジスタＴr4，Ｔr5のソースはＮチャネルＭＯ
ＳトランジスタＴr6のドレインに接続され、同トランジ
スタＴr6のゲートには前記バイアス電圧ＶB が入力さ
れ、同トランジスタＴr6のソースはグランドＧＮＤに接
続される。

【０００６】このような差動回路２は、バイアス電圧Ｖ
B に基づいてトランジスタＴr6に定電流が流れる。そし
て、トランジスタＴr3，Ｔr5のドレインであるノードＮ
１から、入力信号ＩＮ，ＩＮバーの電位差に基づく出力
信号が出力される。

【０００７】レベルシフト回路３は、ＮチャネルＭＯＳ
トランジスタＴr7，Ｔr8が電源ＶccとグランドＧＮＤと
の間で直列に接続され、同トランジスタＴr7のゲートは
前記ノードＮ１に接続され、トランジスタＴr8のゲート
には前記バイアス電圧ＶB が入力される。そして、トラ
ンジスタＴr7のソースであるノードＮ２から出力信号が
出力される。

【０００８】このようなレベルシフト回路３では、トラ
ンジスタＴr8に流れるドレイン電流はバイアス電圧ＶB
により一定となる。そして、ノードＮ１の電位が低下す
ると、トランジスタＴr7のドレイン電流が減少して、ノ
ードＮ２の電位が低下し、ノードＮ１の電位が上昇する
と、トランジスタＴr7のドレイン電流が増大して、ノー
ドＮ２の電位が上昇する。

【０００９】従って、このレベルシフト回路３は、ノー
ドＮＩの電位を低電位側へスライドさせるように動作す
る。出力回路４は、ＰチャネルＭＯＳトランジスタＴr9
とＮチャネルＭＯＳトランジスタＴr10 とが電源Ｖccと
グランドＧＮＤとの間で直列に接続され、トランジスタ
Ｔr9のソースが電源Ｖccに接続され、トランジスタＴr1
0 のソースがグランドＧＮＤに接続される。

【００１０】前記トランジスタＴr9のゲートは前記ノー
ドＮ１に接続され、前記トランジスタＴr10 のゲートは
前記ノードＮ２に接続される。前記トランジスタＴr9，
Ｔr10 のドレインが出力端子Ｔo に接続されて、同出力
端子Ｔo から出力信号ＯＵＴが出力され、トランジスタ
Ｔr9のゲート・ドレイン間には容量Ｃが接続される。

【００１１】このように構成された演算増幅回路は、バ
イアス回路１から出力されるバイアス電圧ＶB に基づい
て差動回路２が活性化される。そして、例えば入力信号
ＩＮ１の電位が入力信号ＩＮ２より高くなると、ノード
Ｎ１がＨレベルとなり、ノードＮ２がＨレベルとなる。

【００１２】すると、トランジスタＴr9がオフされると
ともに、トランジスタＴr10 がオンされて、出力信号Ｏ
ＵＴはＬレベルとなる。一方、入力信号ＩＮ１の電位が
入力信号ＩＮ２より低くなると、ノードＮ１がＬレベル
となり、ノードＮ２がＬレベルとなる。

【００１３】すると、トランジスタＴr9がオンされると
ともに、トランジスタＴr10 がオフされて、出力信号Ｏ
ＵＴはＨレベルとなる。このとき、容量Ｃは出力信号Ｏ
ＵＴの位相補償を行う。

【００１４】

【発明が解決しようとする課題】上記のように構成され
た演算増幅回路では、各ＮチャネルＭＯＳトランジスタ
のしきい値が高くなると、バイアス回路１のトランジス
タＴr1のドレイン電流が減少して、バイアス電圧ＶB が
上昇する。

【００１５】すると、トランジスタＴr8のドレイン電流
は、同トランジスタＴr8のしきい値の上昇にともなって
変わらないか、あるいは増大する。トランジスタＴr8の
ドレイン電流が増大すると、ノードＮ２のＨレベル時の
電位が低下する。ノードＮ２のＨレベル時の電位が低下
すると、トランジスタＴr10 のドレイン電流が減少す
る。

【００１６】そして、トランジスタＴr10 のドレイン電
流が減少すると、同トランジスタＴr10 の負荷駆動能力
が低下して、出力信号ＯＵＴの立ち下がり速度が低下す
る。一方、各ＮチャネルＭＯＳトランジスタのしきい値
が低くなると、バイアス回路１のトランジスタＴr1のド
レイン電流が増大して、バイアス電圧ＶB が低下する。

【００１７】すると、トランジスタＴr8のドレイン電流
は、同トランジスタＴr8のしきい値の低下にともなって
変わらないか、あるいは減少する。トランジスタＴr8の
ドレイン電流が減少すると、ノードＮ２のＬレベル時の
電位が上昇する。ノードＮ２のＬレベル時の電位が上昇
すると、トランジスタＴr10 のドレイン電流が増大す
る。

【００１８】すると、ノードＮ１，Ｎ２のＨレベル時、
すなわちＬレベルの出力信号ＯＵＴが出力されるとき、
負荷駆動能力は高くなるが、ノードＮ１，Ｎ２のＬレベ
ル時、すなわちＨレベルの出力信号ＯＵＴが出力される
時、トランジスタＴr10 のドレイン電流が増大すると、
電源ＶccからトランジスタＴr9，Ｔr10 を介してグラン
ドＧＮＤに流れる貫通電流が増大し、消費電力が増大す
る。

【００１９】従って、上記のような演算増幅回路では、
製造プロセスのバラツキによるトランジスタのしきい値
の変動を考慮して、十分な負荷駆動能力を確保しようと
すると、消費電力が増大する。また、消費電力を抑制し
ようとすると、負荷駆動能力が低下するという問題点が
ある。

【００２０】この発明の目的は、トランジスタのしきい
値の変動による負荷駆動能力の低下及び消費電力の増大
を防止し得る演算増幅回路を提供することにある。

【００２１】

【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、バイアス回路５は抵抗と
ＭＯＳトランジスタとから構成され、該抵抗と、ＭＯＳ
トランジスタのしきい値に基づくオン抵抗との合成抵抗
から一定のバイアス電圧を生成して出力する。

【００２２】増幅回路７は、相補入力信号ＩＮ１，ＩＮ
２に基づく出力信号を出力する。レベルシフト回路８
は、前記バイアス電圧に基づいて、前記増幅回路７の出
力電位をレベルシフトする。ＣＭＯＳ出力回路９は、高
電位側電源と低電位側電源との間にＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとを直列に
接続し、前記トランジスタのゲートに前記増幅回路７の
出力信号と、前記レベルシフト回路８の出力信号とを入
力するとともに、両トランジスタのドレインから出力信
号ＯＵＴを出力する。前記バイアス回路５のＭＯＳトラ
ンジスタのしきい値の変化によるバイアス電圧の変動に
基づいて、前記レベルシフト回路８の出力電位を前記バ
イアス電圧の変動と同方向に変動させる補償回路６が、
前記バイアス回路５とレベルシフト回路８との間に介在
される。

【００２３】請求項２では、前記バイアス回路は、高電
位側電源と低電位側電源との間に直列に接続した抵抗
と、前記抵抗のいずれかに並列に接続するとともに、そ
のゲートをドレインに接続したＭＯＳトランジスタとか
ら構成される。

【００２４】請求項３では、前記補償回路は、高電位側
電源と低電位側電源との間に直列に接続したＭＯＳトラ
ンジスタと電流負荷とから構成され、該ＭＯＳトランジ
スタのゲートに前記バイアス電圧が入力される。

【００２５】請求項４では、前記補償回路のＭＯＳトラ
ンジスタには、そのゲートをドレインに接続したＭＯＳ
トランジスタが並列に接続される。

【００２６】

【作用】請求項１では、バイアス回路５及びＣＭＯＳ出
力回路９を構成するＭＯＳトランジスタのしきい値が変
化すると、レベルシフト回路８の出力信号は、ＣＭＯＳ
出力回路９のＭＯＳトランジスタのしきい値の変化を相
殺するように変化する。

【００２７】請求項２では、バイアス回路においてＭＯ
Ｓトランジスタと抵抗とが並列に接続されるため、ＭＯ
Ｓトランジスタのしきい値の変化によるバイアス電圧の
変動が抑制される。

【００２８】請求項３では、バイアス電圧が上昇する
と、補償回路の出力電位が低下し、バイアス電圧が低下
すると、補償回路の出力電位が上昇する。請求項４で
は、補償回路の出力電位は、ＭＯＳトランジスタのしき
い値付近に収束する。

【００２９】

【実施例】図２は、本発明を具体化した演算増幅回路の
第一の実施例を示す。この実施例の演算増幅回路は、バ
イアス回路５ａ、補償回路６ａ，差動回路７ａ、レベル
シフト回路８ａ及び出力回路９ａとから構成され、各回
路を構成するＮチャネルＭＯＳトランジスタのしきい値
及びＰチャネルＭＯＳトランジスタのしきい値は、同一
製造プロセスにより同一値として生成される。

【００３０】前記バイアス回路５ａは、電源Ｖccとグラ
ンドＧＮＤとの間に抵抗Ｒ２，Ｒ３が直列に接続され、
同抵抗Ｒ３にＮチャネルＭＯＳトランジスタＴr11 が並
列に接続される。

【００３１】そして、トランジスタＴr11 のゲートがそ
のドレインに接続され、前記抵抗Ｒ２，Ｒ３の接続点か
らバイアス電圧ＶB1が出力される。このようなバイアス
回路５ａは、トランジスタＴr11 のしきい値が上昇する
と、実質的に同トランジスタＴr11 のオン抵抗が増大し
てバイアス電圧ＶB1が上昇する。トランジスタＴr11 の
しきい値が低下すると、実質的に同トランジスタＴr11
のオン抵抗が減少してバイアス電圧ＶB1が低下する。

【００３２】また、トランジスタＴr11 と抵抗Ｒ３とが
並列に接続されていることから、バイアス電圧ＶB1はト
ランジスタＴr11 のしきい値のバラツキの影響を受けに
くい。

【００３３】前記補償回路６ａは、電源Ｖccとグランド
ＧＮＤとの間にＮチャネルＭＯＳトランジスタＴr12 ，
Ｔr13 が直列に接続され、同トランジスタＴr12 のゲー
トは電源Ｖccに接続され、同トランジスタＴr13 のゲー
トには前記バイアス電圧ＶB1が入力される。

【００３４】また、前記トランジスタＴr13 にはＮチャ
ネルＭＯＳトランジスタＴr14 が並列に接続され、同ト
ランジスタＴr14 のゲートはそのドレインに接続され
る。そして、前記トランジスタＴr13 ，Ｔr14 のドレイ
ン、すなわちノードＮ３から出力信号が出力される。

【００３５】このように構成された補償回路６ａでは、
トランジスタＴr12 は常時オンされて電流負荷として動
作する。そして、バイアス電圧ＶB1が上昇すると、トラ
ンジスタＴr13 のドレイン電流が増大してノードＮ３の
電位が低下し、バイアス電圧ＶB1が低下すると、トラン
ジスタＴr13 のドレイン電流が減少してノードＮ３の電
位が上昇する。

【００３６】また、ノードＮ３の電位がトランジスタＴ
r14 のしきい値以上に上昇すると、同トランジスタＴr1
4 がオンされて、ノードＮ３はトランジスタＴr14 のし
きい値付近に収束するように動作する。

【００３７】前記差動回路７ａは、ＰチャネルＭＯＳト
ランジスタＴr15 ，Ｔr16 及びＮチャネルＭＯＳトラン
ジスタＴr17 〜Ｔr19 とから前記従来例の差動回路２と
同様に構成される。

【００３８】そして、前記トランジスタＴr16 ，Ｔr18
のドレインであるノードＮ４から出力信号が出力され
る。前記レベルシフト回路８ａは、ＮチャネルＭＯＳト
ランジスタＴr20 ，Ｔr21から、前記従来例のレベルシ
フト回路３と同様に構成される。前記トランジスタＴr2
0 のゲートが前記ノードＮ４に接続され、前記トランジ
スタＴr21 のゲートが前記ノードＮ３に接続される。そ
して、前記トランジスタＴr20 ，Ｔr21 の接続点である
ノードＮ５から出力信号が出力される。

【００３９】前記出力回路９ａは、ＰチャネルＭＯＳト
ランジスタＴr22 及びＮチャネルＭＯＳトランジスタＴ
r23 及び容量Ｃ１とから、前記従来例の出力回路４と同
様に構成される。

【００４０】上記のように構成された演算増幅回路で
は、各ＮチャネルＭＯＳトランジスタのしきい値が上昇
して、バイアス電圧ＶB1が上昇すると、トランジスタＴ
r13 のドレイン電流が増大して、ノードＮ３が低下す
る。

【００４１】ノードＮ３が低下すると、トランジスタＴ
r21 のドレイン電流が減少し、入力信号ＩＮ１，ＩＮ２
に基づいて、ノードＮ４がＨレベルとなって、ノードＮ
５がＨレベルとなるとき、そのノードＮ５の電位が上昇
する。

【００４２】トランジスタＴr23 のしきい値の上昇にと
もなって、ノードＮ５の電位も上昇するため、しきい値
の上昇によるトランジスタＴr23 のドレイン電流の低下
が抑制される。従って、Ｌレベルの出力信号ＯＵＴの出
力時における負荷駆動能力を低下させることはない。

【００４３】また、ノードＮ４がＬレベルとなって、ノ
ードＮ５がＬレベルとなるとき、トランジスタＴr21 の
ドレイン電流が減少しているので、ノードＮ５のＬレベ
ルへの立ち下がり速度が低下する。しかし、その立ち下
がり速度の低下は、トランジスタＴr23 のしきい値の上
昇により相殺されるため、出力信号ＯＵＴの立ち上がり
速度には大きく影響しない。

【００４４】一方、各ＮチャネルＭＯＳトランジスタの
しきい値が低下して、バイアス電圧ＶB1が低下すると、
トランジスタＴr13 のドレイン電流が減少して、ノード
Ｎ３の電位が上昇する。

【００４５】ノードＮ３の電位が上昇すると、トランジ
スタＴr21 のドレイン電流が増大し、入力信号ＩＮ１，
ＩＮ２に基づいて、ノードＮ４がＬレベルとなって、ノ
ードＮ５がＬレベルとなるとき、そのノードＮ５の電位
が低下する。

【００４６】トランジスタＴr23 のしきい値の低下にと
もなって、ノードＮ５の電位も低下するため、しきい値
の低下によるトランジスタＴr23 のドレイン電流の増大
が抑制される。従って、Ｈレベルの出力信号ＯＵＴの出
力時における貫通電流の増大が防止される。

【００４７】また、ノードＮ４がＨレベルとなって、ノ
ードＮ５がＨレベルとなるとき、トランジスタＴr21 の
ドレイン電流が増大しているので、ノードＮ５のＨレベ
ルへの立ち上がり速度が低下する。しかし、その立ち上
がり速度の低下は、トランジスタＴr23 のしきい値の低
下により相殺されるため、出力信号ＯＵＴの立ち下がり
速度には大きく影響しない。

【００４８】以上のようにこの演算増幅回路では、Ｎチ
ャネルＭＯＳトランジスタのしきい値のばらつきにより
バイアス電圧ＶB1が上昇すると、補償回路６ａの動作に
よりノードＮ３の電位が低下する。また、バイアス電圧
ＶB1が低下すると、補償回路６ａの動作によりノードＮ
３の電位が上昇する。

【００４９】そして、ノードＮ３の変化によりレベルシ
フト回路８ａの出力信号であるノードＮ５は、Ｎチャネ
ルＭＯＳトランジスタのしきい値の変化を相殺するよう
に変化する。

【００５０】従って、ＮチャネルＭＯＳトランジスタの
しきい値のばらつきによる負荷駆動能力の低下及び消費
電力の増大を防止することができる。図３は、演算増幅
回路の第二の実施例を示す。この実施例は、バイアス回
路５ｂ、補償回路６ｂ、差動回路７ｂ、レベルシフト回
路８ｂ及び出力回路９ｂとから構成される。

【００５１】そして、各回路５ｂ〜９ｂは前記第一の実
施例の各回路５ａ〜９ａのＮチャネルＭＯＳトランジス
タをＰチャネルＭＯＳトランジスタＴr23 〜Ｔr26 , Ｔ
r30〜Ｔr34 ，Ｔr36 に置き換え、ＰチャネルＭＯＳト
ランジスタをＮチャネルＭＯＳトランジスタＴr27 ，Ｔ
r28 ，Ｔr35 に置き換え、かつ電源ＶccとグランドＧＮ
Ｄとを入れ換えた構成となっている。

【００５２】このように構成された演算増幅回路では、
ＰチャネルＭＯＳトランジスタのしきい値のばらつきに
よりバイアス電圧ＶB2が上昇すると、補償回路６ｂの動
作によりノードＮ６が低下する。また、バイアス電圧Ｖ
B2が低下すると、補償回路６ｂの動作によりノードＮ６
が上昇する。

【００５３】そして、ノードＮ６の変化によりレベルシ
フト回路８ｂの出力信号であるノードＮ８は、Ｐチャネ
ルＭＯＳトランジスタのしきい値の変化を相殺するよう
に変化する。

【００５４】従って、ＰチャネルＭＯＳトランジスタの
しきい値のばらつきによる負荷駆動能力の低下及び消費
電力の増大を防止することができる。なお、前記第一及
び第二の実施例の補償回路６ａ，６ｂのトランジスタＴ
r14，Ｔr26 を省略してもよい。また、差動回路７ａ，
７ｂは時容器構成に限定されるものではなく、相補入力
信号ＩＮ１，ＩＮ２に基づいて出力信号を出力する構成
であればよい。

【００５５】また、補償回路６ａ，６ｂのトランジスタ
Ｔr13 ，Ｔr25 をあらかじめ複数のトランジスタで構成
して、その中から任意数のトランジスタを動作させるこ
とにより、同トランジスタＴr13 ，Ｔr25 のサイズを最
適に設定する構成とすることもできる。この場合、サイ
ズの設定はシミュレーションにより行う。

【００５６】また、補償回路６ａ，６ｂのトランジスタ
Ｔr12 ，Ｔr24 は抵抗に置き換えることもできる。上記
実施例から把握できる請求項以外の技術思想について、
以下にその効果とともに記載する。

【００５７】（１）請求項１において、前記バイアス回
路は抵抗とＮチャネルＭＯＳトランジスタとの合成抵抗
に基づいてバイアス電圧を生成し、前記補償回路は、Ｎ
チャネルＭＯＳトランジスタのドレインを電流負荷を介
して高電位側電源に接続するとともに、ソースを低電位
側電源に接続し、同ＮチャネルＭＯＳトランジスタのゲ
ートに前記バイアス電圧を入力し、前記レベルシフト回
路は二つのＮチャネルＭＯＳトランジスタを高電位側電
源と低電位側電源との間に直列に接続し、高電位側のＮ
チャネルＭＯＳトランジスタのゲートに前記増幅回路の
出力信号を入力し、低電位側のＮチャネルＭＯＳトラン
ジスタのゲートに前記補償回路の出力電位を入力し、前
記増幅回路の出力信号をＣＭＯＳ出力回路を構成するＰ
チャネルＭＯＳトランジスタのゲートに入力し、前記レ
ベルシフト回路の出力信号をＣＭＯＳ出力回路を構成す
るＮチャネルＭＯＳトランジスタのゲートに入力した。
ＮチャネルＭＯＳトランジスタのしきい値の変化による
ＣＭＯＳ出力回路のＮチャネルＭＯＳトランジスタのド
レイン電流の変化を防止することができる。

【００５８】（２）請求項１において、前記バイアス回
路は抵抗とＰチャネルＭＯＳトランジスタとの合成抵抗
に基づいてバイアス電圧を生成し、前記補償回路は、Ｐ
チャネルＭＯＳトランジスタのドレインを電流負荷を介
して低電位側電源に接続するとともに、ソースを高電位
側電源に接続し、同ＰチャネルＭＯＳトランジスタのゲ
ートに前記バイアス電圧を入力し、前記レベルシフト回
路は二つのＰチャネルＭＯＳトランジスタを高電位側電
源と低電位側電源との間に直列に接続し、低電位側のＰ
チャネルＭＯＳトランジスタのゲートに前記増幅回路の
出力信号を入力し、高電位側のＰチャネルＭＯＳトラン
ジスタのゲートに前記補償回路の出力電位を入力し、前
記増幅回路の出力信号をＣＭＯＳ出力回路を構成するＮ
チャネルＭＯＳトランジスタのゲートに入力し、前記レ
ベルシフト回路の出力信号をＣＭＯＳ出力回路を構成す
るＰチャネルＭＯＳトランジスタのゲートに入力した。
ＰチャネルＭＯＳトランジスタのしきい値の変化による
ＣＭＯＳ出力回路のＰチャネルＭＯＳトランジスタのド
レイン電流の変化を防止することができる。

【００５９】

【発明の効果】以上詳述したように、この発明はトラン
ジスタのしきい値の変動による負荷駆動能力の低下及び
消費電力の増大を防止し得る演算増幅回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例を示す回路図である。

【図３】第二の実施例を示す回路図である。

【図４】従来例を示す回路図である。

【符号の説明】

５バイアス回路６補償回路７増幅回路８レベルシフト回路９ＣＭＯＳ出力回路ＯＵＴ出力信号ＩＮ１，ＩＮ２相補入力信号

Claims

【特許請求の範囲】

【請求項１】抵抗とＭＯＳトランジスタとから構成さ
れ、該抵抗と、ＭＯＳトランジスタのしきい値に基づく
オン抵抗との合成抵抗から一定のバイアス電圧を生成し
て出力するバイアス回路と、入力信号を増幅して出力する増幅回路と、前記バイアス電圧に基づいて、前記増幅回路の出力電位
をレベルシフトするレベルシフト回路と、高電位側電源と低電位側電源との間にＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとを直列
に接続し、前記トランジスタのゲートに前記増幅回路の
出力信号と、前記レベルシフト回路の出力信号とを入力
するとともに、両トランジスタのドレインから出力信号
を出力するＣＭＯＳ出力回路と、前記バイアス回路のＭＯＳトランジスタのしきい値の変
化によるバイアス電圧の変動に基づいて、前記レベルシ
フト回路の出力電位を前記バイアス電圧の変動と同方向
に変動させる補償回路を、前記バイアス回路とレベルシ
フト回路との間に介在させたことを特徴とする演算増幅
回路。
【請求項２】前記バイアス回路は、高電位側電源と低
電位側電源との間に直列に接続した抵抗と、前記抵抗の
いずれかに並列に接続するとともに、そのゲートをドレ
インに接続したＭＯＳトランジスタとから構成したこと
を特徴とする請求項１記載の演算増幅回路。
【請求項３】前記補償回路は、高電位側電源と低電位
側電源との間に直列に接続したＭＯＳトランジスタと電
流負荷とから構成し、該ＭＯＳトランジスタのゲートに
前記バイアス電圧を入力したことを特徴とする請求項１
記載の演算増幅回路。
【請求項４】前記補償回路のＭＯＳトランジスタに
は、そのゲートをドレインに接続したＭＯＳトランジス
タを並列に接続したことを特徴とする請求項３記載の演
算増幅回路。