JPH0837456A - Ｅｃｌ−ｃｍｏｓレベル変換器 - Google Patents
Ｅｃｌ−ｃｍｏｓレベル変換器Info
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- JPH0837456A JPH0837456A JP7084493A JP8449395A JPH0837456A JP H0837456 A JPH0837456 A JP H0837456A JP 7084493 A JP7084493 A JP 7084493A JP 8449395 A JP8449395 A JP 8449395A JP H0837456 A JPH0837456 A JP H0837456A
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- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 遅延の小さなレベル変換器を提供することを
目的とする。 【構成】 バイポーラ出力トランジスタ（７４，７５）
はプッシュプル接続で、入力は差動アンプを有する入力
ステージ（１）の出力電流により直接駆動される。その
制御は２つの出力トランジスタ（７４，７５）の電流駆
動により行われる。従来の技術に比べ電力消費が増えな
い利点を有する。ＥＣＬ回路とＣＭＯＳ回路の間のレベ
ル変換に応用される。
目的とする。 【構成】 バイポーラ出力トランジスタ（７４，７５）
はプッシュプル接続で、入力は差動アンプを有する入力
ステージ（１）の出力電流により直接駆動される。その
制御は２つの出力トランジスタ（７４，７５）の電流駆
動により行われる。従来の技術に比べ電力消費が増えな
い利点を有する。ＥＣＬ回路とＣＭＯＳ回路の間のレベ
ル変換に応用される。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬと呼ばれるエミ
ッタ結合論理の小さな論理スイングのディジタル信号
を、一般にＣＭＯＳ論理と呼ばれる大きなレベルスイン
グに増幅する回路に関する。
ッタ結合論理の小さな論理スイングのディジタル信号
を、一般にＣＭＯＳ論理と呼ばれる大きなレベルスイン
グに増幅する回路に関する。
【０００２】
【従来の技術】そのようなレベル増幅器は１チップにＥ
ＣＬゲートとＣＭＯＳゲートの組合せがあるときのレベ
ル変換器として必要とされる。よく知られるように、こ
の技術は高速ＥＣＬ論理による時間に敏感な信号路の実
現を可能とする。ＣＭＯＳは回路の低速部分に用いられ
てチップの表面積とパワーを節約する。２つの回路技術
は異なる信号レベルで動作するので、両者をふくむ設計
の場合には高速レベルコンバータが必要である。この場
合の問題点はＥＣＬの小信号をＣＭＯＳレベルに増幅す
ることである。ＲＡＭ記憶素子を実現する場合には時間
軸の問題もある。
ＣＬゲートとＣＭＯＳゲートの組合せがあるときのレベ
ル変換器として必要とされる。よく知られるように、こ
の技術は高速ＥＣＬ論理による時間に敏感な信号路の実
現を可能とする。ＣＭＯＳは回路の低速部分に用いられ
てチップの表面積とパワーを節約する。２つの回路技術
は異なる信号レベルで動作するので、両者をふくむ設計
の場合には高速レベルコンバータが必要である。この場
合の問題点はＥＣＬの小信号をＣＭＯＳレベルに増幅す
ることである。ＲＡＭ記憶素子を実現する場合には時間
軸の問題もある。
【０００３】従来の高速レベル変換器では、バイポーラ
トランジスタによる差動アンプが入力段で電圧増幅を行
ない、出力段の入力部でレベル変換を行ない、出力段は
ＣＭＯＳ構成である。遅延時間、つまり入出力のＨ
（高）レベルとＬ（低）レベルの間のスイッチングに要
する時間は静止した電流消費に影響され、ほぼ電力消費
に反比例する。電力消費及び信号遅延の主要部は最終段
つまり出力段で、大きな静止トランスバース電流が高レ
ベルで流れる。
トランジスタによる差動アンプが入力段で電圧増幅を行
ない、出力段の入力部でレベル変換を行ない、出力段は
ＣＭＯＳ構成である。遅延時間、つまり入出力のＨ
（高）レベルとＬ（低）レベルの間のスイッチングに要
する時間は静止した電流消費に影響され、ほぼ電力消費
に反比例する。電力消費及び信号遅延の主要部は最終段
つまり出力段で、大きな静止トランスバース電流が高レ
ベルで流れる。
【０００４】
【発明が解決しようとする課題】本発明の目的はレベル
変換器の遅延時間を減少することにある。
変換器の遅延時間を減少することにある。
【０００５】
【課題を解決するための手段】本発明の基本はＥＣＬ−
ＣＭＯＳレベル変換器として働く増幅器の出力ステージ
に相補バイポーラトランジスタを使用することにあり、
出力ステージはプッシュプル増幅ステージである。これ
らのトランジスタはスイッチオーバの後飽和する。その
結果ターンオン時間は減少しターンオフ時間は増加す
る。
ＣＭＯＳレベル変換器として働く増幅器の出力ステージ
に相補バイポーラトランジスタを使用することにあり、
出力ステージはプッシュプル増幅ステージである。これ
らのトランジスタはスイッチオーバの後飽和する。その
結果ターンオン時間は減少しターンオフ時間は増加す
る。
【０００６】本発明によると、プッシュプル接続のバイ
ポーラ出力トランジスタへの入力信号は、差動アンプに
よる入力ステージの出力電流により直接制御される。制
御は２つの出力トランジスタの電流駆動により行なわれ
る。
ポーラ出力トランジスタへの入力信号は、差動アンプに
よる入力ステージの出力電流により直接制御される。制
御は２つの出力トランジスタの電流駆動により行なわれ
る。
【０００７】
【実施例】図１〜図３で同じ参照番号は同じ部材を示
す。図３は従来のディジタルレベル変換器で、入力増幅
ステージ１と、ＰチャネルＭＯＳトランジスタ１６とＮ
チャネルＭＯＳトランジスタ１５のプッシュプル増幅器
による出力ステージ２を有する。トランジスタ１６のソ
ースは正電源＋ＵB に接続され、トランジスタ１５のソ
ースは正電源＋ＵB に対する基準電位（アース）に接続
される。２つのトランジスタ１５，１６のドレインは結
合してレベル変換器の出力６０となる。
す。図３は従来のディジタルレベル変換器で、入力増幅
ステージ１と、ＰチャネルＭＯＳトランジスタ１６とＮ
チャネルＭＯＳトランジスタ１５のプッシュプル増幅器
による出力ステージ２を有する。トランジスタ１６のソ
ースは正電源＋ＵB に接続され、トランジスタ１５のソ
ースは正電源＋ＵB に対する基準電位（アース）に接続
される。２つのトランジスタ１５，１６のドレインは結
合してレベル変換器の出力６０となる。
【０００８】入力ステージ１は、バイポーラのエミッタ
結合トランジスタ２１，２２の増幅器を有し、これらは
アースに接続する定電流源５に直列接続される。２つの
トランジスタ２１，２２の各ベースはレベル変換器の入
力３１，３２として働く。２つのトランジスタ２１，２
２の各コレクタは、抵抗４１，４２を介して、正電源＋
ＵB に接続し、２つの抵抗４１，４２は差動アンプの負
荷抵抗を構成する。
結合トランジスタ２１，２２の増幅器を有し、これらは
アースに接続する定電流源５に直列接続される。２つの
トランジスタ２１，２２の各ベースはレベル変換器の入
力３１，３２として働く。２つのトランジスタ２１，２
２の各コレクタは、抵抗４１，４２を介して、正電源＋
ＵB に接続し、２つの抵抗４１，４２は差動アンプの負
荷抵抗を構成する。
【０００９】２つの入力３１，３２は差動的に、又は一
方の入力を基準電位にして駆動される。差動アンプが入
力端子３１，３２の低レベルＥＣＬ信号に対し飽和せず
に増幅するように、前段の直列接続エミッタフォロワ
（図示なし）の２個のダイオード（各々約０．８Ｖ）に
より通常のＥＣＬに比べレベルを低下させる。
方の入力を基準電位にして駆動される。差動アンプが入
力端子３１，３２の低レベルＥＣＬ信号に対し飽和せず
に増幅するように、前段の直列接続エミッタフォロワ
（図示なし）の２個のダイオード（各々約０．８Ｖ）に
より通常のＥＣＬに比べレベルを低下させる。
【００１０】２つの出力トランジスタ１５，１６の信号
入力の駆動はエミッタフォロワにより行われる。このエ
ミッタフォロワはバイポーラトランジスタ６，９を有
し、そのコレクタは正電源＋ＵB に接続され、エミッタ
は、ダイオードとして接続されるトランジスタ７，１０
と定電流源８，１１の直列接続を介して接地される。定
電流源８，１１はＮチャネルＭＯＳトランジスタにより
構成され、そのソースは接地される。出力トランジスタ
１５のゲートへの信号供給はトランジスタ１１のドレイ
ンの接続点から直接行なわれる。別の出力トランジスタ
１６のゲートへの信号供給はトランジスタ８のドレイン
の結合点からＮチャネルＭＯＳトランジスタ１３を介し
て行なわれる。後者のドレインは出力トランジスタ１６
のゲートに接続され、又、ＰチャネルＭＯＳトランジス
タ１４を介して正電源＋ＵB に接続される。トランジス
タ１４のドレインとゲートはショートしている。トラン
ジスタ１３のドレイン電流はトランジスタ１４と１６に
よるカレントミラーを介して出力６０に提供される。
入力の駆動はエミッタフォロワにより行われる。このエ
ミッタフォロワはバイポーラトランジスタ６，９を有
し、そのコレクタは正電源＋ＵB に接続され、エミッタ
は、ダイオードとして接続されるトランジスタ７，１０
と定電流源８，１１の直列接続を介して接地される。定
電流源８，１１はＮチャネルＭＯＳトランジスタにより
構成され、そのソースは接地される。出力トランジスタ
１５のゲートへの信号供給はトランジスタ１１のドレイ
ンの接続点から直接行なわれる。別の出力トランジスタ
１６のゲートへの信号供給はトランジスタ８のドレイン
の結合点からＮチャネルＭＯＳトランジスタ１３を介し
て行なわれる。後者のドレインは出力トランジスタ１６
のゲートに接続され、又、ＰチャネルＭＯＳトランジス
タ１４を介して正電源＋ＵB に接続される。トランジス
タ１４のドレインとゲートはショートしている。トラン
ジスタ１３のドレイン電流はトランジスタ１４と１６に
よるカレントミラーを介して出力６０に提供される。
【００１１】図１は本発明によるレベル変換器の第１実
施例で、入力増幅ステージ１とプッシュプル構成の出力
ステージ２を有し、出力ステージ２は、エミッタを正電
源＋ＵB に接続したバイポーラＰＮＰトランジスタ７５
と、エミッタを接地したバイポーラＮＰＮトランジスタ
７４を有する。２つのトランジスタ７４，７５のコレク
タは接続されてレベル変換器の出力６０を構成する。
施例で、入力増幅ステージ１とプッシュプル構成の出力
ステージ２を有し、出力ステージ２は、エミッタを正電
源＋ＵB に接続したバイポーラＰＮＰトランジスタ７５
と、エミッタを接地したバイポーラＮＰＮトランジスタ
７４を有する。２つのトランジスタ７４，７５のコレク
タは接続されてレベル変換器の出力６０を構成する。
【００１２】入力ステージ１が前述の従来のレベル変換
器と相違する点として、ＰＮＰ出力トランジスタ７５が
入力ステージ１の差動アンプのトランジスタ２２の出力
電流により直接駆動され、高速のＮＰＮ出力トランジス
タ７４がトランジスタ２１の出力電力によるカレントミ
ラーにより駆動される。カレントミラーは、例えば、２
つのＰチャネルＭＯＳトランジスタ４３，４４により構
成され、ＭＯＳトランジスタ４４のドレインは差動アン
プトランジスタ２１のコレクタと正電源＋ＵBの間に接
続され、２つのゲートは当該コレクタに接続される。
器と相違する点として、ＰＮＰ出力トランジスタ７５が
入力ステージ１の差動アンプのトランジスタ２２の出力
電流により直接駆動され、高速のＮＰＮ出力トランジス
タ７４がトランジスタ２１の出力電力によるカレントミ
ラーにより駆動される。カレントミラーは、例えば、２
つのＰチャネルＭＯＳトランジスタ４３，４４により構
成され、ＭＯＳトランジスタ４４のドレインは差動アン
プトランジスタ２１のコレクタと正電源＋ＵBの間に接
続され、２つのゲートは当該コレクタに接続される。
【００１３】トランジスタ７１，７０は各々、２つのバ
イポーラ出力トランジスタ７４，７５に並列接続され
る。これら２つのトランジスタ７１，７０はＭＯＳトラ
ンジスタで、出力トランジスタ７５に割当てられるトラ
ンジスタ７１はＰチャネルＭＯＳトランジスタであり、
出力トランジスタ７４に割当てられるトランジスタ７２
はＮチャネルＭＯＳトランジスタである。２つのトラン
ジスタ７０と７１のゲートは接続されて、逆向きに並列
接続される２つのインバータ７２，７３を介して、変換
器の出力６０に接続される。バイポーラ出力トランジス
タ７４，７５の待状態のベース−エミッタ電圧の発生の
ために、アースと正電源＋ＵB の間に接続される抵抗６
１，６２，６３がもうけられる。
イポーラ出力トランジスタ７４，７５に並列接続され
る。これら２つのトランジスタ７１，７０はＭＯＳトラ
ンジスタで、出力トランジスタ７５に割当てられるトラ
ンジスタ７１はＰチャネルＭＯＳトランジスタであり、
出力トランジスタ７４に割当てられるトランジスタ７２
はＮチャネルＭＯＳトランジスタである。２つのトラン
ジスタ７０と７１のゲートは接続されて、逆向きに並列
接続される２つのインバータ７２，７３を介して、変換
器の出力６０に接続される。バイポーラ出力トランジス
タ７４，７５の待状態のベース−エミッタ電圧の発生の
ために、アースと正電源＋ＵB の間に接続される抵抗６
１，６２，６３がもうけられる。
【００１４】次に動作について説明する。
【００１５】入力アンプステージ１でスイッチングされ
た電流は出力ステージの相補的バイポーラ出力トランジ
スタ７０，７５を制御する。ＰＮＰ出力トランジスタ７
５は直接駆動され、技術的に高速のＮＰＮ出力トランジ
スタ７４は電流ミラーを介して駆動される。これにより
出力信号６０の上昇端と下降端でほぼ同じスイッチング
時間が達成される。大電流は、出力トランジスタ７４，
７５のベース電荷を高速で確立し、大コレクタ電流が高
速に流れるので、上述の駆動原理は出力６０の高速スイ
ッチングを提供する。しかし、スイッチングの後、各出
力トランジスタ７４，７５は飽和状態である。そこで、
出力６０のスイッチングの後、出力トランジスタ７４，
７５と並列接続のＭＯＳトランジスタ７０，７１がバイ
ポーラ出力トランジスタ７４，７５の制御電流を吸収す
る。ＭＯＳトランジスタ７０，７１は又出力トランジス
タ７４，７５のベース−エミッタ接合をショートして、
該接合は信号端で簡単に飽和するようにする。バイポー
ラ出力トランジスタ７４，７５の完全な飽和により出力
６０は供給電圧、つまり供給電圧＋ＵB と接地電位に到
達する。
た電流は出力ステージの相補的バイポーラ出力トランジ
スタ７０，７５を制御する。ＰＮＰ出力トランジスタ７
５は直接駆動され、技術的に高速のＮＰＮ出力トランジ
スタ７４は電流ミラーを介して駆動される。これにより
出力信号６０の上昇端と下降端でほぼ同じスイッチング
時間が達成される。大電流は、出力トランジスタ７４，
７５のベース電荷を高速で確立し、大コレクタ電流が高
速に流れるので、上述の駆動原理は出力６０の高速スイ
ッチングを提供する。しかし、スイッチングの後、各出
力トランジスタ７４，７５は飽和状態である。そこで、
出力６０のスイッチングの後、出力トランジスタ７４，
７５と並列接続のＭＯＳトランジスタ７０，７１がバイ
ポーラ出力トランジスタ７４，７５の制御電流を吸収す
る。ＭＯＳトランジスタ７０，７１は又出力トランジス
タ７４，７５のベース−エミッタ接合をショートして、
該接合は信号端で簡単に飽和するようにする。バイポー
ラ出力トランジスタ７４，７５の完全な飽和により出力
６０は供給電圧、つまり供給電圧＋ＵB と接地電位に到
達する。
【００１６】２つのバイポーラ出力トランジスタ７４，
７５のスイッチングが並列に接続された２つのＭＯＳト
ランジスタ７０，７１との協力のもとに行なわれること
について更に詳細に説明する。始めに出力６０はＨ電位
であるとする。トランジスタ７０，７１のゲートの接続
点８０はインバータ７３の作用によりＬ電位である。こ
の時、インバータ７２は出力６０に相補的に作用し、出
力トランジスタ７４，７５が信号端（エッジ）のみで動
作するので、論理信号レベルが比較的長時間保持される
ようにする。
７５のスイッチングが並列に接続された２つのＭＯＳト
ランジスタ７０，７１との協力のもとに行なわれること
について更に詳細に説明する。始めに出力６０はＨ電位
であるとする。トランジスタ７０，７１のゲートの接続
点８０はインバータ７３の作用によりＬ電位である。こ
の時、インバータ７２は出力６０に相補的に作用し、出
力トランジスタ７４，７５が信号端（エッジ）のみで動
作するので、論理信号レベルが比較的長時間保持される
ようにする。
【００１７】スイッチングが行なわれると、その瞬間、
ＮＰＮ出力トランジスタ７４はカレントミラーを介して
ベース電流を供給され、その結果、インバータ７２から
の電流に比べて非常に大きなコレクタ電流が出力トラン
ジスタ７４に流れ、これは、インバータ７２がスイッチ
ングの間何の影響もせず、出力６０は高から低に非常に
高速に変化することを意味する。従って、出力６０に接
続される全ての容量（図示なし）はその電荷を高速に反
転させ、インバータ７２の電流は無視されるほど小さ
い。
ＮＰＮ出力トランジスタ７４はカレントミラーを介して
ベース電流を供給され、その結果、インバータ７２から
の電流に比べて非常に大きなコレクタ電流が出力トラン
ジスタ７４に流れ、これは、インバータ７２がスイッチ
ングの間何の影響もせず、出力６０は高から低に非常に
高速に変化することを意味する。従って、出力６０に接
続される全ての容量（図示なし）はその電荷を高速に反
転させ、インバータ７２の電流は無視されるほど小さ
い。
【００１８】出力６０の電位がＬレベルの方向に大きく
動くと、インバータ７３がスイッチングし、その結果接
続線８０の電位はＨレベルの方向にシフトする。これ
は、ＮＰＮ出力トランジスタ７４と並列接続のトランジ
スタ７０が導通してカレントミラーから供給される電流
をアースに放電する効果を有する。その結果ＮＰＮ出力
トランジスタ７４は飽和状態となりブロックする。イン
バータ７２は次の信号端まで信号電位を保持する。ＰＮ
Ｐ出力トランジスタ７５についても出力６０が低から高
にスイッチングするとき同様となる。
動くと、インバータ７３がスイッチングし、その結果接
続線８０の電位はＨレベルの方向にシフトする。これ
は、ＮＰＮ出力トランジスタ７４と並列接続のトランジ
スタ７０が導通してカレントミラーから供給される電流
をアースに放電する効果を有する。その結果ＮＰＮ出力
トランジスタ７４は飽和状態となりブロックする。イン
バータ７２は次の信号端まで信号電位を保持する。ＰＮ
Ｐ出力トランジスタ７５についても出力６０が低から高
にスイッチングするとき同様となる。
【００１９】図２は本発明の別の実施例を示す。この回
路で２つのバイポーラ相補出力トランジスタ７４，７５
の駆動は、２つの並列接続相補差動アンプにより実現さ
れる入力アンプステージ１により行われる。各差動アン
プはエミッタ接続バイポーラトランジスタ対２１，２
２；２３，２４により構成され、各々、出力トランジス
タ７４，７５の一方を駆動する。
路で２つのバイポーラ相補出力トランジスタ７４，７５
の駆動は、２つの並列接続相補差動アンプにより実現さ
れる入力アンプステージ１により行われる。各差動アン
プはエミッタ接続バイポーラトランジスタ対２１，２
２；２３，２４により構成され、各々、出力トランジス
タ７４，７５の一方を駆動する。
【００２０】従って、レベル変換器の出力６０のスイッ
チングの後はスイッチングをトリガーする差動アンプは
不要となる。つまり、出力６０からインバータ７３のフ
ィードバックを介し又エミッタ結合トランジスタ対２
１，２２；２３，２４と直列接続の制御された電流源５
１；５２を介して次のスイッチングが行なわれるまで差
動アンプは不要である。
チングの後はスイッチングをトリガーする差動アンプは
不要となる。つまり、出力６０からインバータ７３のフ
ィードバックを介し又エミッタ結合トランジスタ対２
１，２２；２３，２４と直列接続の制御された電流源５
１；５２を介して次のスイッチングが行なわれるまで差
動アンプは不要である。
【００２１】入力ステージ１の並列接続相補差動アンプ
の交互のスイッチングによりこの回路は図１の回路より
電力消費が少ない。その理由は低出力レベルの間そこを
流れるミラー電流はその回路を不要とするからである。
２つの電流源５１，５２は例えばＭＯＳトランジスタに
より実現され、エミッタ結合トランジスタ対２１，２２
に割当てられるＮチャネルＭＯＳトランジスタ５１とエ
ミッタ結合トランジスタ対２３，２４に割当てられるＰ
チャネルＭＯＳトランジスタ５２により実現される。
の交互のスイッチングによりこの回路は図１の回路より
電力消費が少ない。その理由は低出力レベルの間そこを
流れるミラー電流はその回路を不要とするからである。
２つの電流源５１，５２は例えばＭＯＳトランジスタに
より実現され、エミッタ結合トランジスタ対２１，２２
に割当てられるＮチャネルＭＯＳトランジスタ５１とエ
ミッタ結合トランジスタ対２３，２４に割当てられるＰ
チャネルＭＯＳトランジスタ５２により実現される。
【００２２】その結果、出力トランジスタ７４，７５の
入力に並列接続されるＭＯＳトランジスタ７０，７１
は、静的電流を流さないので、小型化することができ
る。従って、出力トランジスタ７４，７５のベースの浮
遊容量は小さくなり、ターンオンの間により多くの電流
がベースに流れる。さらに、ベース−エミッタの残留電
圧は非常に小さく、ターンオフされた出力トランジスタ
７４，７５はベース−コレクタ間寄生容量により出力６
０の端の短時間の間もはや導通ではない。従って回路は
図１の回路より高速である。
入力に並列接続されるＭＯＳトランジスタ７０，７１
は、静的電流を流さないので、小型化することができ
る。従って、出力トランジスタ７４，７５のベースの浮
遊容量は小さくなり、ターンオンの間により多くの電流
がベースに流れる。さらに、ベース−エミッタの残留電
圧は非常に小さく、ターンオフされた出力トランジスタ
７４，７５はベース−コレクタ間寄生容量により出力６
０の端の短時間の間もはや導通ではない。従って回路は
図１の回路より高速である。
【００２３】図１，図２の回路はレベル変換器特にＥＣ
Ｌ回路からＣＭＯＳ回路への変換に用いることができ
る。別の重要な応用はＲＡＭチップの読出しにおけるデ
ィジタル増幅器である。
Ｌ回路からＣＭＯＳ回路への変換に用いることができ
る。別の重要な応用はＲＡＭチップの読出しにおけるデ
ィジタル増幅器である。
【００２４】
【発明の効果】以上のとおり、本発明により遅延時間の
小さなＥＣＬ−ＣＭＯＳレベル変換器が得られる。
小さなＥＣＬ−ＣＭＯＳレベル変換器が得られる。
【図１】本発明によるレベル変換器の実施例である。
【図２】本発明によるレベル変換器の別の実施例であ
る。
る。
【図３】従来のレベル変換器である。
１ 入力ステージ ２ 出力ステージ ７４，７５ 相補バイポーラトランジスタ ３１，３２ 入力端子 ６０ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルチン ラウ ドイツ連邦共和国， デー−89075 ウル ム， ハイルメイエルシュタイク 92番地
Claims (3)
- 【請求項１】 エミッタ結合トランジスタ論理の小レベ
ルのディジタル信号をＣＭＯＳ論理のような大レベルに
増幅する電子回路であって、少なくとも、小レベル信号
の印加される入力（３１，３２）を有する入力ステージ
（１）を有する少なくともひとつの差動アンプと、大レ
ベルに増幅されたディジタル信号をとり出す出力（６
０）をもつ出力ステージ（２）とを有する電子回路にお
いて、 出力ステージ（２）が相補バイポーラトランジスタ（７
４，７５）を有し、少なくとも一方のトランジスタ（７
５）が入力差動アンプステージ（１）によりスイッチン
グされる電流により直接駆動されることを特徴とする電
子回路。 - 【請求項２】 入力差動アンプステージ（１）が２個の
相補バイポーラ差動アンプステージ（２１，２２；２
３，２４）を有し、それらの入力（３１，３２）に入力
信号が印加され、出力ステージ（２）を構成するトラン
ジスタ（７４，７５）の駆動はこれらの差動アンプでス
イッチングされる電流により直接行なわれる請求項１記
載の電子回路。 - 【請求項３】 入力差動アンプステージ（２１，２２；
２３，２４）は電流源（５１，５２）による供給をう
け、有効な論理状態で使用されない入力差動アンプステ
ージ（２１，２２；２３，２４）の電流源（５１，５
２）は、出力ステージ（２）の出力（６０）からのフィ
ードバックによりターンオフされる請求項２記載の電子
回路。
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