KR940011386B1 - 증폭 회로 및 푸시풀 증폭기 - Google Patents

증폭 회로 및 푸시풀 증폭기 Download PDF

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Abstract

내용 없음.

Description

증폭 회로 및 푸시풀 증폭기
제1도는 본 발명에 따른 증폭 회로에 대한 기본선도.
제2도는 제1도에 도시된 회로에서 파생된 증폭회로에 대한 회로선도.
제3도는 본 발명의 제1실시예에 따른 푸시풀 증폭기에 대한 도시도.
제4도는 본 발명의 제2실시예에 따른 푸시풀 증폭기에 대한 도시도.
제5도는 본 발명의 제3실시예에 따른 푸시풀 증폭기에 대한 도시도.
본 발명은, 적어도 기준점에 결합되는 부하에 접속하기 위해 제1단자에 결합된 에미터를 구비하며 제1반도체 접합을 통하여 제1공급 전압용 제2단자에 결합되는 콜렉터를 구비하는 제1트랜지스터와, 제1트랜지스터의 콜렉터-에미터 통로와 직렬로 접속된 콜렉터-에미터 통로를 구비하고 제1공급 전압보다 높은 제2공급 전압용 제3단자에 결합되는 콜렉터를 구비하는 제2트랜지스터와, 제1트랜지스터의 베이스와 제2트랜지스터의 베이스 사이에 접속되고 적어도 제1트랜지스터의 베이스-에미터 접합과 동일한 방향으로 배치된 제2반도체 접합 및 제3반도체 접합과, 제2트랜지스터의 베이스-에미터 접합과 동일한 방향으로 배치된 제4반도체 접합과의 직렬 접속을 포함하는 회로와, 제1트랜지스터 및 제2트랜지스터의 베이스에 결합된 입력 신호 수신용 입력 단자를 포함하는 증폭 회로에 관한 것이다.
본 발명은 또한 이러한 증폭 회로를 구비하는 푸시풀 증폭기(a push-pull amplifier)에 관한 것이다.
G급형 증폭 회로는 오디오 신호용 전력 증폭기로 이용될 수도 있다. G급형 증폭 회로는 공급 전압이 입력신호에 따라 단계적으로 증가하는 증폭 회로를 의미하는 것으로 이해되어야 한다. 그 결과, 증폭 회로의 효율이 높아지게 되었다.
이러한 증폭 회로는 미국특허 제3,961,280호에 기술되었다. 이와 같이 공지된 회로에서, 입력 신호는 에미터 폴로워(an emitter follower)로서 배치된 제3트랜지스터를 통하여 제1트랜지스터 및 제2트랜지스터의 베이스에 인가된다. 저압력 전압의 경우, 제2트랜지스터가 차단되어 제1트랜지스터가 제1공급 전압에 접속된다. 입력 전압이 제1공급 전압보다 높아지면, 제2트랜지스터가 턴 온되어 제1공급 전압이 접속되지 않고 제1트랜지스터가 제2공급 전압에 결합된다.
제2트랜지스터가 도통되지 않을 때, 상기 트랜지스터의 베이스-에미터 접합간의 전압은 전체 제1공급전압과 실제로 동일하다. 이러한 전압의 결과로 베이스-에미터 접합의 브레이크 다운(break down)을 배제하기 위하여, 다이오드가 제2트랜지스터의 베이스라인내에 배치된다. 제2트랜지스터가 아직 완전히 도통되지 않을 때 제1트랜지스터가 기저상태로 되어 왜곡을 발생하는 것을 방지하기 위하여, 제1트랜지스터의 베이스라인에 두개의 직렬 접속된 다이오드가 배치된다.
그러나, 이러한 증폭 회로는 출력 전압 진폭이 제한되어, 결과적으로 효율이 제한되는 단점이 있다. 공지된 회로에서, 입력 신호는 제1트랜지스터 및 제2트랜지스터와 동일한 도전형의 에미터 폴로워로서 접속 배치된 제3트랜지스터를 통하여 제1트랜지스터 및 제2트랜지스터의 베이스에 인가된다. 최대 출력 전압의 경우, 제3트랜지스터의 베이스에 나타나는 전압은, 실제로 제2공급 전압과 동일하다. 출력상의 전압은 제2공급 전압으로부터 제1트랜지스터 및 제2트랜지스터의 베이스-에미터 전압과 제1트랜지스터의 베이스 라인에 배치된 두 다이오드의 다이오드 전압의 합을 뺀 값과 동일하다.
본 발명의 목적은 회로가 더 큰 출력 전압 진폭과 더 높은 효율을 갖는 방식으로 G급형의 공지된 증폭 회로를 개선하는 것이다. 본 발명에 따르면, 서문에서 서술된 형태의 회로는, 제3단자가 제1저항과 제2전류원의 직렬 결합을 통하여 제3반도체 접합과 제4반도체 접합 사이의 접속점에 결합되고, 커패시터가 제1단자와 상기 상기 제1항의 제3단자에 접속되지 않는 단자 사이에 배치되는 것을 특징으로 한다. 본 발명에 따른 증폭 회로에 의하면, 회로의 출력을 제2공급 전압까지 구동하는 것이 가능하며, 공지된 회로와 비교하여 상당히 높은 효율이 얻어지게 된다.
미국특허 제4,001,707호에서는 회로 설계가 본 발명에 따른 증폭 회로와 약간 유사하나 그 작동은 본 발명에 따른 증폭 회로와 전혀 다른 G급 증폭 회로에 대해 설명하고 있다. 이러한 공지된 증폭 회로에서는 제1트랜지스터와 제2트랜지스터의 베이스 사이에 다이오드가 배치되지 않고, 그 대신 고저항 값을 갖는 저항이 포함된다. 그러나, 이 저항은 제2트랜지스터가 포화상태로 구동된 후 제1트랜지스터가 포화되는 것을 방지한다. 이 저항 양단의 전압 강하는 증폭 회로의 출력 전압 진폭을 상당히 큰 범위로 제한한다.
본 발명의 양호한 실시예는, 제1트랜지스터 및 제2트랜지스터가 다링턴쌍으로 각각 구성되고,제3반도체 접합과 제4반도체 접합 사이의 접속점과 제1트랜지스터의 베이스 사이에 제5반도체 접합을 제2반도체 접합 및 제3반도체 접합과 직렬로 배치되며, 상기 제5반도체 접합은 제2반도체 접합 및 제3반도체 접합과 동일한 방향으로 접속되는 것을 특징으로 한다.
또다른 실시예는, 에미터 플로워로서 접속 배치된 제3트랜지스터를 포함하고, 이 제3트랜지스터는 에미터를 제1트랜지스터 및 제2트랜지스터의 베이스에 접속함과 동시에 제3트랜지스터의 베이스에 입력 신호를 공급하도록 하는 것을 특징으로 한다. 제2트랜지스터가 턴온될 때 증폭 회로의 입력 저항값은 실질적으로 반감되어, 스위칭 왜곡을 발생시키게 된다. 에미터 폴로워를 통하여 제1트랜지스터 및 제2트랜지스터를 구동함으로써, 증폭 회로의 입력 저항값이 증가되며, 이것에 의해 스위칭 왜곡을 감소시키게 된다. 또한, 이 실시예는 제3트랜지스터가 제1트랜지스터 및 제2트랜지스터의 도전형과 반대인 도전형으로 이루어지고, 에미터를 제2전류원을 통하여, 제3단자에 결합되지 않는 제1저항의 단자에 결합되는 것을 특징으로 한다. 본 발명에 따른 증폭 회로에서, 제1전류원이 제2반도체 접합과 제3반도체 접합을 도전상태로 구동시키므로, 에미터 폴로워 트랜지스터는 제1트랜지스터 및 제2트랜지스터의 도전형과 반대인 도전형으로 구성된다.
제3단자에 접속되지 않는 제1트랜지스터의 단부상의 전압이 입력 전압에 따라 변화할때, 제1전류원과 제2전류원은 또 다른 실시예에 따라서 각각 제2저항과 제3저항으로 대체될 수도 있다.
본 발명에 따른 증폭 회로는 푸시풀 증폭기용으로 매우 적합하며, 이 푸시풀 증폭기는 제1증폭 회로와 상기 증폭 회로와 상보성인 제2증폭 회로를 포함하고, 제1증폭 회로와 제2증폭 회로의 상보성 제1트랜지스터의 에미터가 공통부하에 접속하기 위해 공통 제1단자에 접속되며 제1증폭 회로의 제2단자와 제3단자는 각각 양의 제1공급 전압과 양의 제2공급 전압을 인가하기 위해 작용하며, 제2증폭 회로의 제2단자와 제3단자는 각각 음의 제1공급 전압과 음의 제2공급 전압을 인가하기 위해 작용하는 것을 특징으로 한다. 에미터 폴로워로서 접속 배치되고 대응하는 제1트랜지스터 및 대응하는 제2트랜지스터의 도전형과 반대인 도전형으로 구성된 각각의 제3트랜지스터에 의해 각각의 증폭 회로가 구동된다면, 이 푸시풀 증폭기는 제1증폭 회로 및 제2증폭 회로에서 제3트랜지스터의 에미터가 제1트랜지스터의 베이스에 직접 접속되고, 상보성 제3트랜지스터의 콜렉터가 공통 제1단자에 결합되는 것을 특징으로 한다. 제3트랜지스터의 에미터를 제1트랜지스터에 직접 접속함으로써, AB급 동작 푸시풀 증폭기를 얻기 위해 제3트랜지스터의 베이스 사이에 두 다이오드만이 필요하다. 공지된 증폭 회로와 비교하면, 본 발명은 이러한 동작을 위해 필요한 다이오드의 수를 대폭 줄일 수 있다.
또다른 실시예는 또다른 트랜지스터의 콜렉터-에미터 통로가 상보성 제1트랜지스터의 베이스 사이에 배치되고, 제1의 또 다른 저항이 상기 트랜지스터의 베이스와 에미터 사이에 접속되며 제2의 또 다른 저항이 상기 트랜지스터의 베이스와 콜렉터 사이에 접속되는 것을 특징으로 한다. 또 다른 저항과 함께 또다른 트랜지스터는, AB급 동작을 얻기 위해 제3트랜지스터의 베이스 사이의 다이오드를 대신하는 의사 제너다이오드(a artificial zener diode)를 구성한다. 그 결과로 영 입력 전류 설정(the quiescent-current setting)에 의한 온도 의존도가 크게 감소된다. 이 실시예에서, 푸시풀 증폭기는 두 증폭 회로중 하나의 증폭 회로의 제1트랜지스터의 베이스는 관련 제1증폭 회로의 도전형태와 반대인 도전 형태로 이루어지며, 에미터 폴로워로서 접속배치된 제2의 또다른 트랜지스터의 에미터에 접속된 제1의 또다른 전류원이 제3단자에 접속되지 않는 관련 증폭 회로의 제1저항의 단부에 제2의 또 다른 트랜지스터를 접속하고 제2의 또다른 전류원이 제3단자에 접속되지 않는 관련 증폭 회로의 제1저항의 단부에 제2의 또 다른 트랜지스터에 접속되지 않는 제1트랜지스터의 베이스를 접속하는 특징이 있다면, 제3트랜지스터중 하나가 생략될 수도 있다.
본 발명의 실시예는 첨부도면을 참고로 하여 실시예를 통해 좀더 상세히 기술하기로 한다.
제1도는 본 발명에 따른 증폭 회로의 기본 회로도이다. 상기 회로는 부하 RL를 접속하는 출력 단자(2)에 접속된 에미터를 갖는 제1NPN 트랜지스터(T1)를 구비한다. 다이오드(D1)은 트랜지스터(T1)의 콜렉터를 제1공급 전압(V1)용 단자(4)에 접속한다. 제2NPN트랜지스터(T2)의 콜렉터-에미터 통로는 트랜지스터(T1)의 콜렉터-에미터 통로와 직렬로 접속되고, 트랜지스터(T2)는 제1공급 전압(V1)보다 높은 제2공급 전압(V2)용 단자(10)에 접속된 콜렉터를 구비한다. 다이오드(D2,D3및 D4)의 직렬 접속은 트랜지스터(T1)의 베이스와 트랜지스터(T2)의 베이스 사이에 배치되고 다이오드(D2및 D3)은 트랜지스터(T1)의 베이스-에미터 접합과 동일한 방향으로 배치되며, 다이오드(D4)는 트랜지스터(T2)의 베이스-에미터 접합과 동일한 방향으로 배치된다. 공급 전압(V2)용 단자(10)는 저항(R1)과 PNP 트랜지스터(T4)의 에미터-콜렉터 통로의 직렬 접속을 통하여 다이오드(D3) 및 다이오드(D4)의 접속점(14)에 접속된다. 트랜지스터(T4)의 베이스는 기준 전압(VR1)에 접속되고 전류원을 구성한다. 트랜지스터(T4)의 에미터와 저항(R1)과의 접속점(5)은 커패시터(C1)을 통하여 증폭 회로의 출력단자(2)에 접속된다. 트랜지스터(T1)의 베이스는 에미터 폴로워 트랜지스터(T3)의 에미터에 접속된다. 이 트랜지스터의 에미터는 베이스가 기준 전압(VR1)에 있는 트랜지스터(T5)를 포함하는 전류원을 통하여 접속점(5)에 접속된다. 트랜지스터(T3)의 콜렉터는 제1공급 전압(V1)과 제2공급 전압(V2)에 공통인 단자(11)에 접속된다.
상기 증폭 회로는 다음과 같이 동작한다. 입력 전압(Vi)는 트랜지스터(T3)의 베이스(6)에 인가된다. 저전압 전압(Vi)의 경우, 다이오드(D4)의 애노드상의 전압은 제1공급 전압(V1)보다 낮아서 트랜지스터(T2)가 차단된다. 그 때 트랜지스터(T1)의 콜렉터는 다이오드(D1)을 통하여 제1공급 전압(V1)에 접속된다. 트랜지스터(T1)의 베이스 상의 입력 전압(Vi)는 출력(2)에도 나타나고, 부트스트랩(bootstrap) 캐패시터(C1)을 통하여 접속점(5)에 인가된다. 그 결과 트랜지스터(T4)의 에미터(5)와 콜렉터(14)상의 전압은 입력 전압(Vi)와 동일한 방식으로 변화한다. 동일한 전압이 트랜지스터(T5)의 에미터와 콜렉터에 인가된다. 이 상태에서, 트랜지스터(T1)의 베이스 전류가 무시된다면, 전류원(T4)로부터의 전체 전류는 다이오드(D3및 D2)를 통하여 트랜지스터(T3)에 인가된다. 입력 전압(Vi)가 증가할 때, 다이오드(D4)와 트랜지스터(T2)가 특정 전압 이상에서 턴온된다.
그 결과, 트랜지스터(T2)의 에미터(3)상의 전압도 증가하여, 다이오드(D1)이 특정 전압에서 턴 오프된다. 트랜지스터(T1)의 콜렉터는 트랜지스터(T2)의 콜렉터-에미터 통로를 통하여 제2공급 전압(V2)에 접속된다. 전류원(T4)에서부터 다이오드(D4)를 통과하는 전류는 증가하고 다이오드(D3및 D2)를 통과하는 전류는 감소한다. 입력 전압(Vi)가 더욱 증가함에 따라, 트랜지스터(T2)의 베이스상의 전압이 공급 전압(V2)보다 높게 되어, 트랜지스터(T2)가 포화된다. 트랜지스터(T4)의 에미터(5)상의 전압이 부트스트랩 캐패시터(C1)을 통하여 입력 전압에 따라 변하므로 트랜지스터(T4)는 포화될 수 없다. 그 다음, 트랜지스터(T1)이 기저상태로되어 전류원(T5)로 부터의 전체 전류가 트랜지스터(T1)의 베이스로 흐르고 트랜지스터(T3)으로는 전류가 흐르지 않는 상황이 될때까지 입력 전압이 증가할 수 있게 한다. 입력 전압은 이때 더 이상 증가하지 않아서, 최대 출력 전압에 이르게 된다. 출력(2)에서의 전압(V0)는 다음식과 같다.
VOMAX=V2-(VCEST2+VCEST1)…(1)
여기서, VCEST1는 트랜지스터(T1)의 포화의 경우 콜렉터-에미터 전압이고, VCEST2는 트랜지스터(T2)의 포화의 경우 콜렉터-에미터 전압이다.
전압 VCEST2및 VCEST1이 실제로 100mv일때 상기 식에서 보면 출력(2)을 실제로 제2공급 전압(V2)까지 구동시킬 수 있다. 이와 같이 큰 출력 전압 진폭의 결과로, 증폭 회로는 높은 효율성을 갖는다.
원리상으로, 에미터 폴로워 트랜지스터(T3)을 포함하지 않는 신호원으로부터, 제1트랜지스터(T1)와 제2트랜지스터(T2)의 베이스를 직접 구동할 수 있다는 점에 대해 주의 해야 한다. 그러나, 이러한 상태는 트랜지스터(T2)가 턴온될 때 회로의 입력 저항값이 실제로 반으로 줄어들어, 스위칭 왜곡을 발생하는 단점이 있다.
또한, 에미터 폴로워 트랜지스터(T3)에 의하여 구동되는 경우, 상기 트랜지스터의 에미터는 원리상으로 다이오드(D4)의 애노드(4)와 트랜지스터(T1)의 베이스 사이의 어떤 점에도 접속될 수 있음을 주의해야 한다. 그러나, 트랜지스터(T3)의 에미터를 다이오드(D2)의 캐소드에 접속하는 본 방법은, 제1공급 전압(V1)에서 제2공급 전압(V2)로의 변환이 트랜지스터(T1)이 포화되는 순간에 이루어져서 트랜지스터(T1)이 최적 범위로 구동된다는 장점이 있다.
제1도를 참고로 하여 설명된 바와 같이 두 공급 전압을 이용하는 원리는 임의의 수의 공급 전압으로 확대될 수 있다. 제2도는 3개의 공급 전압을 이용하는 본 발명에 따른 증폭 회로를 도시한 것으로서, 도면에서 제1도와 동일 부분은 제1도의 참조 번호와 동일하게 표시된다. 콜렉터가 제3공급 전압(V3)에 접속된 트랜지스터(T21)은 트랜지스터(T2)의 콜렉터-에미터 통로에 직렬로 배치된다. 트랜지스터(T2)의 콜렉터는 다이오드 D21을 통하여 제2공급 전압(V2)에 접속되고, 전류원 트랜지스터(T4및 T5)는 제3콜렉터(V3)에 접속된다. 트랜지스터(T21)용 구동 회로는 트랜지스터(T2)용 구동 회로와 동일한 형태로 구성된다. 세 다이오드(D4D22및 D24)의 직렬 배치는 트랜지스터(T2)의 베이스와 트랜지스터(T21)의 베이스 사이에 배치되고, 다이오드(D4및 D22)는 트랜지스터(T2)의 베이스-에미터 접합과 동일한 방향으로 배치되며, 다이오드(D24)는 트랜지스터(T21)의 베이스-에미터 접합과 동일한 방향으로 배치된다.
회로의 동작은 제1도를 참고로 하여 설명된 원리에 의하여 간단히 설명될 수 있다. 전류원 트랜지스터(T4)가 다이오드(D22, D3및 D2)를 도통상태로 구동시킬 때, 입력 전압(Vi)가 다이오드(D24)의 애노드와 다이오드(D4)의 애노드상에 나타난다. 입력 전압(Vi)가 공급 전압(V1)보다 낮을 경우 트랜지스터(T21및 T2)는 차단된다. 그때 트랜지스터(T1)의 콜렉터는 다이오드(D1)을 통하여 공급 전압(V1)에 접속된다. 출력 단자(2)상의 전압은 부트스트랩 캐패시터(C1)을 통하여 접속점(5)에 인가되도록, 트랜지스터(T4)의 에미터의 전압은 입력 전압에 따라 변한다. 공급 전압(V1)과 동일한 입력 전압(Vi)이상에서, 트랜지스터(T2)가 턴 온된다. 특정 입력 전압(Vi)의 경우, 다이오드(D1)이 차단되고 트랜지스터(T1)의 콜렉터가 공급 전압(V2)에 접속된다. 입력 전압(Vi)가 더욱 증가함에 따라, 특정 전압 이상에서 트랜지스터(T21)이 턴 온되고 다이오드(D21)이 턴 오프되어, 트랜지스터(T1)의 콜렉터가 공급 전압(V3)에 접속된다. 입력 전압(Vi)가 더욱 증가하면 트랜지스터(T21, T2및 T1)은 동시에 기저상태가 된다. 출력 전압을 트랜지스터(T4)의 에미터로 부트스트래핑하면, 이 트랜지스터가 포화되는 것이 방지된다. 출력 단자(2)상의 최대 전압(V0)는 다음 식과 같다.
VOMAX=V2-VCEST21+VCEST2+VCEST1)…(2)
여기서, VCEST21은 트랜지스터(T21)의 포화의 경우 콜렉터-에미터 전압이다.
본 발명에 따른 증폭 회로는 푸시풀 증폭기용으로 매우 적합하며, 제3도는 푸시풀 증폭기의 제1실시예에 대해 도시한 것이다. 상기 푸시풀 증폭기는 본 실시예에서 가장 간단한 형태를 취하고 있는 입력 단(input stage)을 포함하는 것으로서, 베이스가 기준 전압(VR)상태에 있는 트랜지스터(T10)을 포함하는 전류원을 통하여 공통 에미터 단자가 양의 제2공급 전압(+V2)에 접속되는 차동 쌍으로 접속 배치된 두 트랜지스터를 포함하는 입력단을 구비한다. 상기 푸시풀 증폭기의 입력 신호(Vii)는 트랜지스터(T11와 T12)의 베이스 사이에 인가된다. 트랜지스터(T12)의 콜렉터는 상기 입력단의 출력에 직접 접속되고, 트랜지스터(T11)의 콜렉터는 트랜지스터(T13및 T14)를 포함하는 전류 미러를 통하여 상기 출력 단자에 접속되며, 상기 출력 단자 밀러단(Miller stage)의 입력에 접속된다.
본 실시예에서, 이 밀러단은 에미터가 음의 공급 전압(-V2)에 접속되는 트랜지스터(T15)를 포함한다. 주파수 보상 캐패시터(C1)은 이 트랜지스터(T15)의 콜렉터와 에미터 사이에 배치된다. 트랜지스터(T15)의 콜렉터는 베이스가 기준 전위(VR1)상태에 있는 트랜지스터(T9)를 포함하는 전류원과 두 다이오드(D6및 D7)의 직렬 배치에 의하여, 저항(R1)을 통하여 양의 공급 전압(+R2)에 접속된다. 출력단은 제1도의 참조번호와 동일하게 표시되고 보상 부분은 프라임(')으로 표시된다. 상기 증폭 회로는 제1도에 도시된 회로와 다음과 같이 다르다. 트랜지스터(T2) 및 트랜지스터(T8)은 다링턴쌍(Darlington pair)으로 배치되며, 저항(R2)는 트랜지스터(T2)의 베이스와 에미터 사이에 배치되어 다링턴쌍을 고속으로 턴 오프시킨다. 저항이나 또는 다이오드가 보호의 목적으로 트랜지스터(T8)의 베이스와 에미터 사이에 배치되고, 다이오드의 경우 그 순방향은 트랜지스터(T8)의 베이스-에미터 접합의 순방향과 역방향으로 할 필요가 있다. 이와 유사하게, 트랜지스터(T1)은 트랜지스터(T7)과 함께 다링턴쌍을 형성한다. 따라서, 다링턴쌍(T8,T2)가 아직 완전히 도통되지 않을 때, 이 다링턴쌍이 포화되는 것을 방지하기 위하여, 추가의 다이오드(D5)가 다이오드(D2및 D3)과 직렬로 배치되어야 한다. 상보성 출력 트랜지스터(T1및 T1')의 에미터는 부하(RL)이 접속되는 공통 출력 단자(2)에 접속된다. 트랜지스터(T7)과, ( T1')에미터 사이에 배치된 저항(R3)은 저항(R2)와 동일한 기능을 갖는다.
트랜지스터(T3및 T3')의 콜렉터는 상호 접속되고 또한 출력 단자(2)에도 접속된다. 트랜지스터(T3및 T3')의 콜렉터는 각각 트랜지스터(T7')의 에미터와 트랜지스터(T7)의 콜렉터는 각각 트랜지스터(T7')의 에미터와 트랜지스터(T7)의 에미터에 교대로 접속되거나 또는, 저 저항값을 갖는 저항이 트랜지스터(T1,T1')의 에미터 라인에 배치될 경우, 각각 트랜지스터(T1')의 에미터와 트랜지스터(T1)의 에미터에 접속된다. 밀러단의 출력 신호는 트랜지스터(T3및 T3')의 베이스에 인가된다. 트랜지스터(T3, T3')의 베이스 사이의 다이오드(D6, D7)은 AB급으로 작동하는 출력단을 제공한다.
다이오드(D2,D3,D5)가 전류원(T4)에 의해 도통상태로 구동되므로, 에미터 폴로워 트랜지스터(T3)의 출력은 트랜지스터(T7)의 베이스에 접속되고, 트랜지스터(T3)은 PNP 트랜지스터일 수도 있다. 그 결과, 영입력 전류의 설정을 위하여 트랜지스터(T3,T3')의 베이스 사이에 단지 두 다이오드(D6, D7)만이 필요하다. 다링턴 트랜지스터를 이용하는 공지된 장치에서는, 에미터 폴로워 트랜지스터의 베이스 사이의 10개의 다이오드가 영입력 전류 설정을 위해 필요하다. 즉, 본 발명에 따른 장치는 다이오드의 수를 실질적으로 감소시킬 수 있음을 의미한다. 푸시풀 원리는 널리 알려져 있으므로, 본 명세서에 더이상 상세히 기술하지 않기로 한다. 트랜지스터(T2)가 트랜지스터(T8)과 함께 다링턴쌍을 구성하므로, 최대 출력 전압은 다음식과 같다.
VOMAX=+V2-(VCEST8+VBEST2+VCEST1)…(3)
여기서, VBETS2는 트랜지스터(T2)의 베이스-에미터 전압이다.
즉, 최대 출력 전압은 제1도의 경우 보다 베이스-에미터 전압만큼 낮게되는 것을 의미한다. 최소 출력 전압은 최대 출력 전압이 양의 공급 전압(+V2)보다 낮은 값과 동일한 음의 공급 전압(-V2)보다 높은 값이다.
본 발명의 제2실시예에 따른 푸시풀 증폭기는 제4도를 참고로 하여 설명하기로 한다. 도면을 단순하게 하기 위하여 본 발명과 관련된 출력단만이 도시되고, 동일한 부분은 제3도의 참조 번호와 동일하게 표시한다.
본 실시예에서, 전류원 트랜지스터(T4)는 저항(R4)으로 대체되고, 전류원 트랜지스터(T5)는 저항(R5)로 대체된다. 부트스트랩 캐패시터(C1)은 접속점(5)상의 신호 전압이 다이오드(D4)의 애노드(4)와 트랜지스터(T3)의 에미터상의 신호 전압과 동일하도록 보장해 준다. 따라서, 저항(R4,R5)에서의 전압이 일정하여, 이러한 저항이 또 다시 전류원으로 작용하게 된다.
제3실시예에 따른 푸시풀 증폭기는 제5도를 참고로 하여 설명하고, 여기서 동일한 부분은 제4도에서와 동일한 참조 번호로 표시한다. 의사 제너 다이오드는 트랜지스터(T7,T7')의 베이스 사이에 배치되고, 이 의사 제너 다이오드는 콜렉터와 베이스 사이에 저항(R6)이 배치되고 베이스와 에미터 사이에 저항(R7)이 배치되는 트랜지스터(T6)을 포함한다. 이 트랜지스터(T6)에서의 전압은 다음식과 같다.
Figure kpo00001
여기서, VCET6은 트랜지스터(T6)의 콜렉터-에미터 전압이고, VBET6은 트랜지스터(T6)의 베이스-에미터 전압이다.
저항(R6,R7)은 트랜지스터(T7, T1)과 (T7', T1')의 영입력 전류 설정을 위하여 트랜지스터(T7, T7')의 베이스 사이에 다이오드 전압과 동일한 전압이 나타나도록 선택된다. 의사 제너 다이오드는 그 온도 의존도가 네 직렬 결합 다이오드의 온도 의존도 보다 훨씬 작다는 장점이 있다. 더 나아가, 트랜지스터(T7, T7')의 베이스 사이의 의사 제너 다이오드는 에미터 폴로워 트랜지스터(T3, T3')중 하나가 없어도 될 수 있게 해준다. 본 실시예에서, 트랜지스터(T3)은 없어도 된다. 트랜지스터(T7)의 베이스는 또다시 전류원으로 작동하는 저항(R8)을 통하여, 양의 공급 전압(+V2)에만 접속된다. 트랜지스터(T3')의 콜렉터는 양의 공급 전압에도 접속된다. 트랜지스터(T3')베이스는 콜렉터 라인에 영입력 전류 설정용 다이오드가 배치되지 않고서 트랜지스터(T15)(제3도 참조)의 콜렉터에 직접 접속된다. 트랜지스터(T3')의 베이스상의 입력 전압은 트랜지스터(T7')의 베이스상에 나타나고, 의사 제너 다이오드(T6,T6,T7)을 통하여 트랜지스터(T7)의 베이스상에도 나타나서, 트랜지스터(T7, T7')가 다시 동일한 방식으로 구동하게 된다.
다른 예에서는 트랜지스터(T3)를 생략하지 않고 트랜지스터(T7')의 베이스를 저항(R8')를 통하여 음의 공급 전압(-V2)에 접속할 수도 있다.
본 발명은 도시된 실시예에 한정되지는 않는다. 이러한 기술분야의 기술자에게는 본 발명의 범위내에서 여러가지 변형이 가능함을 분명히 할 것이다. 예를 들어, 본 실시예에서 이용된 다이오드는 다이오드 결합식 트랜지스터로 대체될 수도 있다. 더 나아가, 증폭 회로에서 쌍극성 트랜지스터 모두나 또는 일부가 MOS 트랜지스터로 대체될 수도 있고, 이 경우 에미터, 콜렉터 및 베이스는 각각 소스, 드레인 및 게이트로 바뀌어야 한다.
끝으로, 제3도, 제5도에 도시된 푸시풀 증폭기가 제2도에 도시된 증폭 회로를 이용하여 구성될 수 있음을 유의해야 한다.

Claims (14)

  1. 기준점(11)에 결합된 부하에 접속하기 위해 제1단자(2)에 결합된 에미터와, 제1반도체 접합(D1)을 통하여 제1공급 전압(V1)용 제2단자에 결합된 콜렉터를 구비하는 제1트랜지스터(T1)와, 제1트랜지스터(1)의 콜렉터-에미터 통로와 직렬로 배치된 콜렉터-에미터 통로와, 제1공급 전압(V1)보다 높은 제2공급 전압(V2)용 제3단자(10)에 결합된 콜렉터를 구비하는 제2트랜지스터(T2)와, 제1트랜지스터(T1)의 베이스와 제2트랜지스터(T2)의 베이스 사이에 배치되며, 적어도 제1트랜지스터(T1)의 베이스-에미터 접합과 동일한 방향으로 배치된 제2반도체 접합(D2) 및 제3반도체 접합(D3)과, 제2트랜지스터(T2)의 베이스-에미터 접합과 동일한 방향으로 배치된 제4반도체 접합(D4)과의 직렬 접속을 포함하는 회로와, 입력 신호(Vi)를 수신하기 위해 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 베이스에 결합되는 입력단자(6)을 포함하는 증폭 회로에 있어서, 제3단자(10)는 제1저항(R1)과 제1전류원(T4)의 직렬 접속을 통해 제3반도체 접합(D3)과 제4반도체 접합(D4) 사이의 접속점(14)에 결합되며, 제1단자(2)와, 상기 제3단자(10)에 접속되지 않은 제1저항(R1)의 단자(5) 사이에 캐패시터(C1)를 배치하는 것을 특징으로 하는 증폭 회로.
  2. 제1항에 있어서, 제1트랜지스터(T1)와 제2트랜지스터(T2)는 각각 다링턴쌍(Darlington pair)으로 구성되고, 제3반도체 접합(D3)과 제4반도체 접합(D4) 사이의 접속점(14)과 제1트랜지스터(T1)의 베이스 사이에 제5반도체 접합(D22)을 제2반도체 접합(D2) 및 제3반도체 접합(D3)과 직렬로 배치되며, 상기 제5반도체 접합은 제2반도체 접합(D2) 및 제3반도체 접합(D3)과 동일한 방향으로 접속하는 것을 특징으로 하는 증폭 회로.
  3. 제1항에 있어서, 제1전류원은 제2저항(R4)으로 구성되는 것을 특징으로 하는 증폭 회로.
  4. 제1항 내지 3항 중 어느 한 항에 있어서, 상기 증폭 회로는 에미터 폴로워로서 배치된 제3트랜지스터(T3)를 포함하며, 상기 제3트랜지스터는 에미터를 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 베이스에 접속함과 동시에 제3트랜지스터의 베이스에 입력 신호(Vi)를 공급하도록 하고 있는 것을 특징으로 하는 증폭 회로.
  5. 제4항에 있어서, 제3트랜지스터(T3)는 제1트랜지스터(T1) 및 제2트랜지스터(T2)의 도전형과 반대의 도전형으로 구성되고, 그 에미터를 제2전류원(T5)을 통하여 제3단자(3)에 접속되지 않는 제1저항(R1)의 단부(5)에 결합하고 있는 것을 특징으로 하는 증폭 회로.
  6. 제5항에 있어서, 제2전류원은 제3저항(R5)으로 구성되는 것을 특징으로 하는 증폭 회로.
  7. 부하(RL), 제1공급 전압(V1) 및 제2공급 전압(V2)을 각각 접속하기 위한 제1단자(2), 제2단자(4) 및 제3단자(10)를 포함하고 여기서 제2공급 전압(V2)은 제1공급 전압(V1)보다 더 높으며, 제1단자(2) 및 제3단자(10) 사이에 직렬로 접속괸 제1트랜지스터(T1) 및 제2트랜지스터(T2)와, 상기 제1 및 제2트랜지스터사이의 제1접속점(3)에 제2단자(4)를 접속하는 제1반도체 접합(D1)과, 상기 제1트랜지스터(T1)의 제어 전극과 제2트랜지스터(T2)의 제어 전극 사이에 접속된 회로를 구비하며, 여기서 상기 회로는 상기 제1전극과 제어 전극 사이의 접합과 동일한 방향으로 배치되는 제2(D2) 및 제3(D3) 반도체 접합과, 제2트랜지스터(T2)의 제1주 전극과 제어 전극 사이의 접합과 동일한 방향으로 배치된 제4반도체 접합(D4)을 갖은 제2(D2), 제3(D3) 및 제4(D4) 반도체 접합의 직렬 접속 배티를 포함하며, 제4공급 전압(-V2)이 제3공급 전압(-V2) 보다크며 상기 제1(+V1) 및 제2(+V2) 공급 전압과 극성이 각각 반대인 제3(-V1) 및 제4(-V2) 공급 전압에 접속하기 위한 제4단자(4') 및 제5단자(10')와, 제5단자(10') 및 제1단자(2) 사이에 직렬로 접속된 제3T(T1') 및 제4(T2')트랜지스터와, 제1(T1) 제2(T2) 제3(T1') 및 제4(T2') 트랜지스터의 제어 전극에 접속된 신호 입력 수단과, 제3(T1') 트랜지스터의 제어 전극과 제4트랜지스터(T2')의 제어 전극 사이에 접속된 회로를 포함하며, 여기서 상기 회로는 제2(D2) 제3(D3) 및 제4(D4) 반도체 접합이 제1(T1) 및 제2(T2) 트랜지스터에 접속되는 것과 동일한 관계로 제3(T1') 및 제4(T2') 트랜지스터에 제5(D2') 제6(D3') 및 제7(D4') 반도체 접합이 접속되는 것을 포함하며, 제3(T1') 및 제4(T2') 트랜지스터 사이의 또 다른 접속점에 제4단자(4')을 접속하는 제8반도체 접합(D1')과, 제3(D3) 및 제4(D4) 반도체 접합 사이의 접속점(14)에 제3단자(10)를 접속하는 제1저항(R1)과 제1전류원(T4)의 직렬 회로를 포함하는 수단과, 제6(D3') 및 제7(D4') 반도체 접합 사이의 접속점(14')에 제5단자(10')를 접속하는 제2저항(R1')과 제2전류원(T4')의 직렬 회로를 포함하는 수단과, 제1저항(R1)과, 제1전류원(T4) 사이의 접속점(5)과 제1단자(2) 사이에 결합된 제1캐패시터(C1)와, 제2저항(R1')과 제2전류원(T4') 사이의 접속점(5')과 제1단자(2) 사이에 접속된 제2캐패시터(C1')를 포함하며, 여기서 상기 제1(T1) 및 제3(T1') 트랜지스터는 상보성 트랜지스터인 것을 특징으로 하는 푸시풀 증폭기.
  8. 제7항에 있어서, 상기 신호 입력 수단은, 제1트랜지스터(T1)의 제어 전극에 직접 접속된 제5트랜지스터(T3)의 에미터와, 제3트랜지스터(T1')의 제어 전극에 직접 접속된 제6트랜지스터(T3')의 에미터에 각각 에미터-폴로워로서 접속된 제5(T3) 및 제6(T3') 상보성 트랜지스터를 구비하며, 상기 제5(T3) 및 제6(T3') 트랜지스터 각각은 입력 신호(Vi)가 인가되는 베이스와 공통 제1단자(2)에 접속된 콜렉터로 포함하는 것을 특징으로 하는 푸시풀 증폭기.
  9. 제7항에 있어서, 또 다른 트랜지스터(T6)의 콜렉터-에미터 통로는 상보성 제1트랜지스터(T1) 및 제3트랜지스터(T1')의 베이스 사이에 배치되며, 제1의 또 다른 저항(R7)은 상기 또 다른 트랜지스터(T6)의 베이스와 에미터 사이에 배치되고, 제2의 또다른 저항(R6)은 상기 또 다른 트랜지스터(T6)의 베이스와 콜렉터 사이에 배치되는 것을 특징으로 하는 푸시풀 증폭기.
  10. 제9항에 있어서, 제1트랜지스터(T1)의 베이스는 제1트랜지스터의 도전형과 반대인 도전형으로 이루어지고 에미터 폴로워서 배치된 제2의 또 다른 트랜지스터(T3)의 에미터에 접속되고, 제1의 또다른 전류원(T5)은 제3단자에 접속되지 않은 제1저항(R1)의 단부(5)에 제2의 또 다른 트랜지스터(T3)의 에미터를 접속하며, 제2의 또 다른 전류원(T5')은 제5단자(10')에 접속되지 않은 제2저항(R1')의 단부(5')에 제3트랜지스터(T1')의 베이스를 접속하는 것을 특징으로 하는 푸시풀 증폭기.
  11. 제10항에 있어서, 제1의 또 다른 전류원과 제2의 또 다른 전류원은, 제3의 또 다른 저항(R4)과 제4의 또 다른 저항(R4')으로 각각 구성되는 것을 특징으로 하는 푸시풀 증폭기.
  12. 제1항에 청구된 바와 같은 회로의 변형으로서 하나 또는 그 이상의 쌍극성 트랜지스터가 전계 효과 트랜지스터로 대체되는 것을 특징으로 하는 변형 회로.
  13. 제7항에 청구된 바와 같은 회로의 변형으로서 하나 또는 그 이상의 쌍극성 트랜지스터가 전계 효과 트랜지스터내로 대체 되는 것을 특징으로 하는 변형 회로.
  14. 제2항에 있어서, 제1전류원은 제2저항(R4)을 구비하는 것을 특징으로 하는 증폭 회로.
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