KR950000161B1 - 증폭기 장치 및 푸시풀 증폭기 - Google Patents

증폭기 장치 및 푸시풀 증폭기 Download PDF

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엔.브이.필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용 없음.

Description

증폭기 장치 및 푸시풀 증폭기
제 1 도는 본 발명에 따른 증폭기 장치의 기본 회로를 도시하는 회로도.
제 2 도는 제 1 도의 증폭기 장치 변형예를 도시하는 회로도.
제 3 도는 제 1 도의 증폭기 장치의 확장된 예를 도시하는 회로도.
제 4 도는 본 발명의 제 1 실시예에 따른 푸시풀 증폭기를 도시하는 회로도.
제 5 도는 본 발명의 제 2 실시예에 따른 푸시풀 증폭기를 도시하는 회로도.
제 6 도는 본 발명의 제 3 실시예에 따른 푸시풀 증폭기를 도시하는 회로도.
제 7 도는 본 발명의 제 4 실시예에 따른 푸시풀 증폭기를 도시하는 회로도.
본 발명은 기준점에 결합된 부하에 접속하기 위하여 제 1 단자에 결합된 에미터와 제 1 반도체 접합에 의하여 제 1 공급 전압용 제 2 단자에 결합된 콜렉터를 갖는 제 1 트랜지스터, 제 1 트랜지스터의 콜렉터-에미터와 직렬로 배치된 콜렉터-에미터 경로를 가지며 제 1 공급 전압보다 높은 제 2 공급 전압용의 제 3 단자에 결합된 콜렉터를 갖는 제 2 트랜지스터, 및 에미터 폴로워(emitter follower)로 배치되어 입력 신호 수신용 베이스와 제 1 트랜지스터의 베이스에 결합된 에미터를 갖는 제 3 트랜지스터를 구비하는 증폭기 장치에 관한 것이다.
본 발명은 또한 이러한 증폭기 장치를 설치한 푸시폴 증폭기(push-pull amplifier)에 관한 것이다.
G급 형의 이러한 증폭기 장치는 오디오 신호용 전력증폭기로서 이용될 수 있다. G급 증폭기는 실효 공급전압이 입력 신호에 따라 다수의 단(setp)에서 증가하는 증폭기를 의미하는 것으로 이해된다. 이 결과, 증폭기는 높은 효율을 갖게 된다.
이러한 증폭기 장치는 미합중국 특허 명세서 제 3,961,280 호에서 공개된다. 이 공지의 장치에서, 입력 신호는 에미터 폴로워로 구성된 제 3 트랜지스터를 통하여 제 1 트랜지스터와 제 2 트랜지스터의 베이스에 인가된다. 저 입력 전압의 경우, 제 2 트랜지스터가 차단되어 제 1 트랜지스터가 제 1 공급 전압에 접속된다. 입력 전압에 제 1 공급 전압보다 높게 되면 제 2 트랜지스터 턴 온(turn on)되어, 제 1 공급 전압은 접속되지 않고 제 1 트랜지스터는 제 2 공급 전압에 접속된다.
제 2 트랜지스터가 접속되지 않을때, 이 트랜지스터의 베이스-에미터 접합에 나타나는 전압은 실제로 전체 제 1 공급 전압과 기껏해야 동일하다. 이러한 전압의 결과로서 베이스-에미터 접합의 브레이크 다운(break down)을 방지하기 위하여, 다이오드가 제 2 트랜지스터의 베이스 라인에 배치된다. 제 2 트랜지스터가 아직 완전히 도전되지 않을때 제 1 트랜지스터는 기저상태가 되어 그에 따라 왜곡이 발생하는 것을 방지하기 위하여, 두 직렬 접속된 다이오드가 제 1 트랜지스터의 베이스 라인에 배치된다.
그러나, 이러한 다이오드의 단점은 이러한 다이오드가 출력 신호의 진폭을 제한하여, 결과적으로 증폭기 장치의 효율을 제한한다는 점이다. 최대 출력의 경우, 제 3 트랜지스터의 베이스에서의 전압은 실제로 제 2 공급 전압과 동일하다. 따라서 출력에서의 전압은 제 2 공급 전압에서 제 1 트랜지스터 및 제 3 트랜지스터의 베이스-에미터 전압과 제 1 트랜지스터의 베이스 라인에 배치된 두개의 다이오드에 나타나는 다이오드 전압과의 합을 뺀 전압과 동일하다.
본 발명의 목적은 공지의 장치와 비교하여 출력 전압 진폭이 개선된 G급 형 증폭기 장치를 제공하는 것이다. 본 발명에 따라, 서문에서 규정된 형태의 증폭기 장치는, 제 3 트랜지스터가 제 1 트랜지스터 및 제 2 트랜지스터의 도전형태와 반대의 도전형태로 구성되고, 그 에미터가 제 1 전류원에 의하여 제 3 단자에 결합되며, 제 1 전류 경로는 제 3 단자와 입력 신호를 전달하는 제 3 트랜지스터의 한 전극 사이에 배치되고, 상기 제 1 전류 경로는 적어도 제 2 전류원, 제 3 트랜지스터와 동일한 도전형태의 제 4 트랜지스터의 에미터-콜렉터 경로, 및 제 2 반도체 접합의 직렬 회로를 포함하며, 제 4 트랜지스터의 에미터는 제 2 트랜지스터의 베이스에 결합되며, 제 2 전류 경로는 제 2 단자와 기준점 사이에 배치되어, 제 3 반도체 접합, 제 4 반도체 접합 및 제 3 전류원의 직렬 회로를 포함하며, 제 4 트랜지스터의 콜렉터와 제 2 반도체 접합 사이의 점은 제 5 반도체 접합에 의해 제 3 전류원에 접속되며, 제 4 트랜지스터의 베이스는 제 3 반도체 접합과 제 4 반도체 접합 사이의 점에 접속되는 것을 특징으로 한다. 이러한 증폭기 장치의 경우, 제 2 공급 전압에서 한 베이스-에미터 전압과 두 포화 전압(saturation voltages)의 합을 뺀 전압과 동일한 전압으로 출력을 구동할 수 있으며, 이와 같은 작동으로 실제로 출력 전압 진폭이 개선되고 효율이 개선된다. 또한 본 발명에 따른 증폭기 장치는 완전히 집적될 수 있다는 장점이 있다.
본 발명에 따른 증폭기 장치에서, 제 1 트랜지스터 및 제 2 트랜지스터 각각은 달링턴 쌍(Darlington pair)에 의해 양호하게 구성된다. 이때 최대 출력 전압 진폭은 단일의 제 1 및 제 2 트랜지스터의 경우에서보다 하나의 베이스-에미터 전압이 낮다. 이 경우, 최대 출력 전압 진폭은 부트스트래핑(bootstrapping)에 의해 하나의 베이스-에미터 전압만큼 증가될 수 있다. 본 발명의 또 다른 실시예에 따르면, 증폭기 장치는 제 1 전류원 및 제 2 전류원이 제 1 저항을 통해 제 3 단자에 접속되고, 제 1 단자 캐패시터를 통해 제 3 단자에 접속되지 않는 제 1 저항의 한 단부에 접속되는 것을 특징으로 한다. 이 실시예는 제 1 전류원 및 제 2 전류원이 각각 제 2 저항 및 제 3 저항에 의해 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 증폭기 장치는 제 2 반도체 접합이 에미터 폴로워로서 배치된 제 6 트랜지스터의 에미터-베이스 접합인 것을 특징으로 한다. 이러한 증폭기 장치는 제 2 트랜지스터가 턴 온(turn on)될때 장치의 입력 저항값의 갑작스런 감소의 결과로서의 왜곡 발생을 저지한다.
본 발명에 따른 증폭기 장치는 공통 부하에 접속하기 위해 상보형의 제 1 트랜지스터의 에미터가 공통의 제 1 단자에 접속되는 두개의 상보형 증폭기 장치(complementary amplifier arrangements)를 포함하는 푸시풀 증폭기용으로 매우 적합하다. 이러한 푸시풀 증폭기는 두개의 상보형 장치의 제 3 전류원이 하나의 공통 전류원으로 형성되도록 공통으로 되며, 제 3 트랜지스터의 콜렉터가 공통의 제 1 단자에 결합되는 것을 특징으로 한다.
이제 본 발명의 실시예는 첨부 도면을 참조하여, 좀더 상세히 설명될 것이다.
제 1 도는 본 발명에 따른 증폭기 장치의 기본 회로도를 도시한 것이다. 이 증폭기 장치는 제 1 NPN 트랜지스터 T1을 포함하고, 그 에미터는 부하 RL이 접속되는 출력(2)에 접속된다. 다이오드 D1에 의하여 트랜지스터 T1의 콜렉터는 제 1 공급 전압 V1용 단자(4)에 접속된다. 제 2 NPN 트랜지스터 T2의 콜렉터-에미터 경로는 트랜지스터 T1의 콜렉터-에미터 경로와 직렬로 배치되고, 이 트랜지스터 T2의 콜렉터는 제 1 공급 전압 V1보다 높은 제 2 공급 전압 V2용 단자(10)에 접속된다. 트랜지스터 T1의 베이스는 에미터 폴로워(emitter follower)로 배치된 PNP 트랜지스터 T3의 에미터에 접속된다. 이 트랜지스터의 에미터는 전류 I1을 공급하는 제 1 전류원(5)에 의해 공급 전압 V2용 단자(10)에 접속된다. 제 1 전류원(5)은 베이스가 기준 전압 VR에 있는 PNP 트랜지스터를 포함한다. 트랜지스터 T3의 콜렉터는 제 1 공급 전압 V1과 제 2 공급 전압 V2에 공통인 단자(11)에 접속된다. 입력 신호 V1는 트랜지스터 T3의 베이스(6)에 공급된다. 제 1 전류 경로는 공급 전압 V2용 단자(10)와 트랜지스터 T3의 에미터 사이에 배치되고, 제 2 전류원(7), PNP 트랜지스터 T5의 에미터-콜렉터 경로 및 다이오드 D4의 직렬 회로는 구비하며, 상기 전류원은 전류 I2를 공급하고 베이스가 기준 전압 VR에 있는 PNP 트랜지스터 T4를 구비한다. 트랜지스터 T5의 에미터는 트랜지스터 T2의 베이스에 접속된다. 제 2 전류 경로는 트랜지스터 T1과 트랜지스터 T2사이의 접합점(3)과 공통단자(11) 사이에 배치되고, 다이오드 D2, 다이오드 D3및 전류원(8)의 직렬 회로를 구비한다. 이 전류원에 의해 흐르는 전류 I3은 제 2 전류원(7)에 의해 공급되는 전류 I2보다 작다. 트랜지스터 T5의 베이스는 다이오드 D2와 다이오드 D3사이의 접합점(9)에 접속되고, 그 콜렉터는 다이오드 D5를 통해 전류원(8)에 접속된다.
이상과 같은 증폭기 장치는 다음과 같이 작동한다. 입력 전압 V1가 낮은 경우에 있어서, 트랜지스터 T3은 제 1 전류원(5)에서 직접적으로 전류 I1을 수신하고, 제 2 전류원(7)에서 트랜지스터 T5와 다이오드 D4를 통하여 전류 I2를 수신한다. 트랜지스터 T5의 베이스 전류가 무시된다면 전류원(8)에 의해 반송되는 전류 I3은 다이오드 D1, D2및 D3을 통하여 제 1 공급 전압 V1에 의해 공급된다. 이러한 상황에서, 다이오드 D5가 차단된다. 트랜지스터 T2의 베이스와 에미터 사이의 전압은 실제적으로 0V가 되는데, 이는 상기 전압이 트랜지스터 T5의 베이스-에미터 전압과 다이오드 D2에 걸리는 전압 사이의 차와 동일하기 때문이다. 결과적으로, 트랜지스터 T2가 차단되어, 낮은 입력 전압의 경우 트랜지스터 T1의 콜렉터는 다이오드 D1을 통하여 공급 전압 V1에 접속된다. 입력 신호 V1는 에미터 폴로워 트랜지스터 T3을 통하여 트랜지스터 T1의 베이스에 인가된다. 이 입력 신호 V1는 다이오드 D5의 양극(anode)상에도 나타난다. 다이오드 D5의 음극(cathode)상의 전압은 공급 전압 V1보다 세개의 다이오드 전압분 낮은 전압이다. 따라서, 다이오드 D5는 특정의 입력 전압 V1에 대해 턴온 된다. 입력 전압 V1의 일부는 다이오드 D2의 음극상에 나타난다. 입력 전압 V1가 더 증가함에 따라 다이오드 D2는 더 적게 도전되고, 따라서 다이오드 D3을 통해 전류원(8)을 향하는 전류가 감소하며 다이오드 D5를 통해 전류원(8)을 향하는 전류가 증가한다. 특정의 입력 전압 이상에서 다이오드 D2가 턴 오프(turn off)되어, 실제적인 전체 전류 I3이 다이오드 D5를 통해 흐르게 되며, 그때 트랜지스터 T5의 베이스 전류만이 다이오드 D3을 통해 흐른다. 트랜지스터 T2의 베이스 전압은 트랜지스터 T5의 베이스-에미터 접합, 다이오드 D3, D5, D4및 트랜지스터 T3의 베이스-에미터 접합을 통하여 입력 전압 V1에 추종한다. 이러한 입력 전압이 더 증가함에 따라 트랜지스터 T2는 턴 온되고, 접합점(3)상의 전압도 증가한다. 특정의 입력 전압에서 다이오드 D1이 차단됨에 따라, 트랜지스터 T1의 콜렉터는 트랜지스터 T2의 콜렉터-에미터 경로를 통하여 높은 공급 전압 V2에 접속된다. 입력 전압 V1가 더 증가함에 따라 트랜지스터 T4가 기저상태로 되어, 트랜지스터 T2의 베이스상의 전압은 더이상 증가할 수 없게 된다. 다음에, 트랜지스터 T1은 기저상태로 되고 다이오드 D4는 차단된다. 제 1 전류원(5)의 전체 전류 I1은 트랜지스터 T1의 베이스로 흐르게 되어, 트랜지스터 T3에는 전류가 흐르지 않게 된다.
이때 최대 출력 전압에 도달된다. 출력(2)상의 전압 V0는 다음과 같다.
스캔
여기서, VCEST4는 포화 기간중의 트랜지스터 T4의 콜렉터-에미터 전압이고, VCEST1은 포화 기간중의 트랜지스터 T1의 콜렉터-에미터 전압이며, VBET2는 트랜지스터 T2의 베이스-에미터 전압이다.
전압 VCEST4및 VCEST1이 거의 100mV가 됨에 따라, 상기 식에서 보면, 출력(2)은 제 2 공급 전압 V2에서 실제로 하나의 베이스-에미터 전압(
Figure kpo00001
0.6V)을 뺀 값으로 구동될 수 있다. 이와 같이 큰 출력 전압 진폭의 결과로, 증폭기 장치는 높은 효율을 갖는다.
제 2 도는 제 1 도에 도시된 증폭기 장치의 변형을 도시한 것이며, 여기에서 동일한 부분은 제 1 도와 동일한 참조 번호를 갖는다. 제 1 공급 전압 V1에서 제 2 공급 전압 V2로 변경되는 동안, 제 1 도에 도시된 장치에서의 트랜지스터 T1의 콜렉터와 베이스 사이의 전압은 한 다이오드 전압, 즉 다이오드 D4, D5및 D3과 트랜지스터 T5및 T2의 베이스-에미터 접합에 걸리는 전압의 합과 동일하다. 다시 말하면, 제 2 공급 전압 V2로 변경되는 동안 제 1 트랜지스터 T1은 아직까지 완전히 도전상태로 구동되지는 않다는 것을 의미한다. 제 2 도에 도시된 실시예에서, 다이오드 D4는 트랜지스터 T30의 베이스-에미터 접합으로 대체되고, 이 트랜지스터는 트랜지스터 T5의 콜렉터에 접속된 에미터와, 트랜지스터 T3의 베이스에 접속된 베이스와, 공통단자(11)에 접속된 콜렉터를 구비한다. 제 1 공급 전압 V1에서 제 2 공급 전압 V2로 변경되는 동안, 트랜지스터 T1의 콜렉터와 베이스 사이에 0V의 전압이 나타나게 되어, 트랜지스터 T1이 포화되는 순간에 변경이 이루어지게 된다. 이러한 결과에 따라, 트랜지스터 T1은 제 1 공급 전압 V1의 전 범위에 걸쳐 구동되어, 효율을 증가시키게 된다. 다른 점에 있어서는, 증폭기 장치의 작동과 출력 전압은 제 1 도에 도시된 증폭기 장치와 동일하다.
제 1 도 및 제 2 도를 참조하여 설명된 바와 같은 두 공급 전압의 원리는 임의 수효의 공급 전압으로 확장될 수 있다. 제 3 도는 세 공급 전압을 구비한 증폭기 장치를 도시한 것으로서, 이 도면에 있어서 동일한 부분은 제 1 도와 동일한 참조 번호를 갖는다. 트랜지스터 T21은 트랜지스터 T2의 콜렉터-에미터 경로와 직렬로 접속된 콜렉터-에미터 경로를 구비하고, 제 3 공급 전압 V3에 접속된 콜렉터를 구비한다. 트랜지스터 T2의 콜렉터는 다이오드 D21를 통하여 제 2 공급 전압 V2에 접속되고, 전류원(7)은 제 3 공급 전압 V3에 접속된다. 트랜지스터 T21의 구동회로는 트랜지스터 T2의 구동 회로와 동일한 형태로 구성된다. 전류 I20을 공급하는 전류원(27)은 제 3 공급 전압 V3과 트랜지스터 T21의 베이스 사이에 배치된다. 이 전류원(27)은 베이스가 기준 전압 VR에 있는 트랜지스터 T24를 포함한다. 트랜지스터 T21의 베이스는 트랜지스터 T25의 메이터-콜렉터 경로와 다이오드 D24의 직렬 접속에 의해 트랜지스터 T2의 베이스에 접속된다. 두 다이오드 D22, D23과 전류 I23을 반송하는 전류원(28)의 직렬 회로는 트랜지스터 T21의 에미터와 트랜지스터 T2의 콜렉터 사이의 접합점(33)과 공통 단자(11) 사이에 배치된다. 트랜지스터 T25의 베이스는 다이오드 D22와 다이오드 D23사이의 접합점(29)에 접속되고, 트랜지스터 T25의 콜렉터는 다이오드 D25를 통해 전류원(28)에 접속된다.
상기 회로 장치의 작동은 제 1 도를 참고로 하여 설명된 원리에 의해 간단히 설명될 수 있다. 입력 전압 V1가 저 입력 전압일 경우, 트랜지스터 T1은 제 1 공급 V1에 결합된다. 트랜지스터 T2, T21및 다이오드 D5, D25는 차단된다. 전류원(27)으로부터의 전류 I20은 트랜지스터 T25의 에미터-콜렉터 경로와 다이오드 D24를 통하여 트랜지스터 T5의 에미터로 흐르고, 더 나아가 트랜지스터 T5의 에미터-콜렉터 경로와 다이오드 D4를 통하여 트랜지스터 T3의 에미터로 흐르게 된다. 전류원(28)에 의해 흐르는 전류 I23은 다이오드 D23, D22및 D21을 통하여 공급 전압 V2로부터 유도된다. 입력 전압 V1이 증가하고, 트랜지스터 T2가 도전상태로 구동되어, 제 1 공급 전압 V1은 제 1 도와 관련하여 설명된 바와 같이 단절되게 된다. 입력 전압 V1가 더 증가될때 트랜지스터 T2는 더 높은 도전상태로 구동된다. 특정의 입력 전압 V1이상에서 다이오드 D25는 턴 온된다. 그 결과, 트랜지스터 T21이 턴 온되고 다이오드 D22턴 오프되어, 특정의 입력 전압 이상에서 제 2 공급 전압 V2가 단절되고 트랜지스터 T1의 콜렉터가 제 3 공급 전압 V3에 결합된다. 입력 전압 V1가 더 증가함에 따라 트랜지스터 T24는 기저상태로 된다. 이때 트랜지스터 T21의 베이스에서의 전압은 더이상 증가할 수 없다. 입력 전압 V1가 더욱 증가한다면 다이오드 D24는 차단되고, 그후 트랜지스터 T2는 기저상태로 되며, 이 상태에서 트랜지스터 T2의 베이스상의 전압은 트랜지스터 T4가 기저 상태로 될 때까지 증가할 수 있다.
이어서, 다이오드 D4가 차단되고 트랜지스터 T1이 포화된다. 그 결과, 트랜지스터 T3에는 전류가 없게 되어 최대 출력 전압에 이르게 된다. 출력(2)에서의 최대 전압 V0는 다음과 같다.
스캔
여기에서 VCEST24는 포화의 경우에 트랜지스터 T24의 콜렉터-에미터 전압, 본 실시예에 있어서, 다이오드 D4는 트랜지스터 T5의 에미터가 아닌 콜렉터에 접속된다는 사실에 주목해야 한다. 이 결과, 제 2 공급 전압 V2에서 제 3 공급 전압으로 변경되는 것은 트랜지스터 T2가 포화되는 순간에 이루어지게 되어 트랜지스터 T2가 최적 범위로 구동된다.
본 발명에 따른 증폭기 장치는 푸시풀 증폭기(push-pull amplifier)에서 이용하기에 매우 적합하며, 제 4 도는 이 푸시풀 증폭기의 제 1 실시예를 도시한 것이다. 푸시풀 증폭기는 입력단(input stage)을 포함하고, 본 발명의 실시예에서 이 입력단은 가장 간단한 형태를 취하며 차동 쌍(differential pair)으로 배치된 두 트랜지스터 T11및 T12를 포함하고, 이러한 차동 쌍의 공통 에미터 단자는 그 베이스가 기준 전압 VR에 있는 트랜지스터 T14을 포함하는 전류원에 의해 양의(positive) 제 2 공급 전압 -V2에 접속된다. 푸시풀 증폭기의 입력 신호 V11는 트랜지스터 T11및 T12의 베이스 사이에 인가된다. 트랜지스터 T12의 콜렉터는 입력단의 출력에 직접적으로 접속되고, 트랜지스터 T11의 콜렉터는 트랜지스터 T13및 T14를 포함하는 전류미러(current mirror)에 의해 상기 출력에 접속되며, 상기 출력은 밀러 단(Miller Stage)의 입력에 접속된다. 본 실시예에서, 이 밀러 단은 트랜지스터 T15를 포함하며, 이 트랜지스터의 에미터는 음의(negative) 공급 전압 -V2에 접속된다. 주파수 보상 커패시터 C1은 상기 트랜지스터 T15의 콜렉터와 베이스 사이에 배치된다. 트랜지스터 T15의 콜렉터는 두 다이오드 D6, D7과 트랜지스터 T9를 포함하는 전류원의 직렬 회로에 의해 양의 공급 전압 +V2에 접속되고, 트랜지스터 T9의 베이스는 기준 전압 VR에 있다. 출력단(output stage)은 두개의 상보형 회로(complementary circuit)를 구비하고 있으며 이들 회로 각각은 제 1 도에 도시된 회로 장치와 유사하다. 따라서, 유사 부분은 제 1 도와 동일한 참조번호를 가지며, 상보형 부분(complementary parts)은 프라임(')으로 표시된다. 상기 장치는 다음의 점에 대해서 제 1 도에 도시된 장치와 다르다.
트랜지스터 T2와 트랜지스터 T8은 달링턴 쌍(Darlington pair)으로 되고, 저항 R1은 트랜지스터 T2의 베이스와 에미터 사이에 배치되어 달링턴 쌍을 급속히 턴 오프시킨다. 저항이나 다이오드는 보호를 목적으로 트랜지스터 T8의 베이스와 에미터 사이에 배치될 수 있으며, 다이오드의 경우, 그 순방향은 트랜지스터 T8의 베이스-에미터 접합의 순방향과 반대방향이어야 한다. 이와 비슷하게, 트랜지스터 T1은 트랜지스터 T7과 함께 달링턴 쌍을 형성한다. 상보형 출력 트랜지스터 T1및 T1'의 에미터는 공통 출력(2)에 접속되고, 이 공통 출력에 부하 RL이 접속된다. 트랜지스터 T7의 에미터와 트랜지스터 T7'의 에미터 사이에 배치된 저항 R2는 저항 R1과 동일한 기능을 갖는다. 전류원(8)은 두 상보형 회로에 공통인 전류원이다.
트랜지스터 T3및 T3'의 콜렉터는 상호 접속되며, 또한 출력(2)에도 접속된다. 트랜지스터 T3, T3'의 콜렉터는 트랜지스터 T7의 에미터와 트랜지스터 T7'의 에미터에 각각 접속되거나 또는, 낮은 저항값을 갖는 저항이 트랜지스터 T1및 T1'의 에미터 라인에 배치된다면 트랜지스터 T1'의 에미터와 트랜지스터 T1의 에미터에 각각 택일적으로 접속될 수 있음을 주지해야 한다. 밀러 단(Miller stage)의 출력 신호는 트랜지스터 T3및 T3'의 베이스에 인가된다. 트랜지스터 T3및 T3'의 베이스 사이의 다이오드 D6및 D7은 출력단에 대해 AB급 바이어스(class-AB bias)를 제공한다. 푸시풀 원리는 그 자체로 알려져 있으며 따라서 본 명세서에서는 설명되지는 않는다. 트랜지스터 T2와 트랜지스터 T8은 달링턴 쌍으로 배치되므로, 최대 출력 전압 진폭은 다음 식과 같다.
V0MAX=V2-(VCEST4+VCEST8+VBET8+VCEST1)…(3)
결과적으로, 최대 출력 전압은 제 1 도의 장치보다 하나의 베이스-에미터 전압분정도 낮게 된다. 최소 출력 전압은 최대 출력 전압이 양의 공급 전압 +V2이하에 있게 되는 정도와 같게 음의 공급 전압 -V2보다 위에 있게 된다.
본 발명에 따른 푸시풀 증폭기의 제 2 실시예는 제 5 도를 참고로 설명된다. 간략히 하기 위하여 본 발명과 관련된 출력단만이 도시되며 동일 부분은 제 4 도에서와 동일한 참조 번호로 표시된다. 트랜지스터 T4및 T6의 에미터는 저항 R3에 의하여 공급 전압 V2용 단자(10)에 접속된다. 출력(2)과 단자(10)에 결합되지 않은 쪽의 저항 R3의 단(15) 사이에 커패시터 C2가 배치된다. 커패시터 C2에 의하여 출력 신호가 부트스트랩(bootstrap)되어, 트랜지스터 T4및 T6의 콜렉터상의 전압이 공급 전압 +V2이상으로 상승될 수 있다. 본 실시예의 장치의 작동에 관한한, 트랜지스터 T8및 T2가 입력 신호 증가의 결과로 턴 온될때 트랜지스터 T4대신 트랜지스터 T8이 포함된다. 따라서 트랜지스터 T8의 콜렉터는 공급 전압 +V2에 접속되고, 부트스트래핑한 결과로 트랜지스터 T8의 베이스는 그 공급 전압 이상에서 구동될 수 있다. 따라서, 최대 출력 전압은 다음 식과 같다.
V0MAX=V2-(VCEST8+VBET2+VCEST1)…(4)
여기에서 VCEST8은 포화의 경우에 트랜지스터 T8의 콜렉터-에미터 전압이다.
부트스트래핑의 결과로, 회로의 최대 출력 전압 진폭은 하나의 베이스-에미터 전압만큼 증가된다. 본 실시예에서, 입력단의 전류원 트랜지스터 T10(제 4 도 참조)은 양의 제 2 공급 전압 +V2에 직접적으로 접속되고, 트랜지스터 T13, T14및 T15의 에미터는 음의 공급 전압 -V2에 직접 접속된다.
푸시풀 증폭기의 제 3 실시예는 동일 부분이 제 5 도와 동일한 참조 번호로 표시되는 제 6 도를 참조하여 설명된다. 본 실시예에서, 전류원 트랜지스터 T4및 T6은 저항 R4및 저항 R5로 각각 대체된다. 부트스트래핑의 결과로, 트랜지스터 T8의 베이스와 다이오드 D4의 음극에는 점(15)에서와 동일한 신호 전압이 나타난다.
제 7 도는 본 발명의 제 4 실시예에 따른 푸시풀 증폭기를 도시하며, 동일한 부분은 제 6 도와 동일한 참조 번호로 표시된다. 이 실시예는 다이오드 D4가 에미터 폴로워 트랜지스터 T16으로 대체되며, 그 에미터는 트랜지스터 T5의 콜렉터에 접속되고 그 콜렉터는 음의 공급 전압 -V2에 접속되며 그 베이스는 트랜지스터 T3의 에미터에 접속된다는 점에 있어서 제 6 도에서 도시된 장치와 다르다. 제 4 도에 도시된 실시예에서 트랜지스터 T8, T2가 턴 온될때 트랜지스터 T8의 베이스에서 나타나는 저항과 트랜지스터 T7의 베이스에서 나타나는 저항이 병렬로 접속되므로 트랜지스터 T3의 에미터에서의 저항값은 급속히 감소한다.
그 결과, 장치의 입력 저항값이 급속히 감소하여, 입력 신호를 왜곡(distortion)시키게 된다. 다이오드 D4를 트랜지스터 T16으로 대체함으로써, 트랜지스터 T8, T2가 턴 온될때 트랜지스터 T7의 입력 저항과 병렬로 접속되는 저항은 트랜지스터 T16의 전류 이득율과 동일한 비율만큼 증가된다. 따라서, 트랜지스터 T8, T2가 턴 온될때 트랜지스터 T3의 입력 저항값은 실제로 더 작게 감소하게 되어, 결과적인 왜곡도 실제로 감소된다. 에미터 폴로워 트랜지스터(T16)는 제 1 도, 제 2 도 및 제 3 도에 도시된 실시예에서도 역시 이용될 수도 있음을 주지해야 한다.
본 발명은 도시된 실시예에 한정되지는 않으며, 당 기술분야의 숙련된 기술자에게는 본 발명의 범위내에서 여러가지로 수정될 수 있음이 명백하다. 예를 들어, 본 실시예에서의 다이오드는 다이오드 접속식 트랜지스터로 대체될 수 있다. 더 나아가, 회로에서 쌍극성 트랜지스터 전부나 또는 일부가 MOS 트랜지스터로 대체될 수 있고, 이 경우 에미터, 콜렉터 및 베이스는 각각 소스, 드레인 및 게이트로 대체하여야 한다.
끝으로, 제 4 도, 제 5 도, 제 6 도 및 제 7 도에 도시된 실시예는 제 3 도에 도시된 증폭기 장치를 갖출 수도 있다.

Claims (11)

  1. 기준점(11)에 결합된 부하(RL)에 접속하기 위하여 제 1 단자(2)에 결합된 에미터와 제 1 반도체 접합(D1)에 의해 제 1 공급 전압(V1)용의 제 2 단자(4)에 결합된 콜렉터를 갖는 제 1 트랜지스터(T1), 제 1 트랜지스터(T1)의 콜렉터-에미터 경로와 직렬로 접속된 콜렉터-에미터 경로와 제 1 공급 전압(V1)보다 높은 제 2 공급 전압(V2)용의 제 3 단자(10)에 결합된 콜렉터를 갖는 제 2 트랜지스터(T2), 및 에미터 폴로워로 배치되어, 입력 신호(V1)를 수신하는 베이스(6)와 제 1 트랜지스터(T1)의 베이스에 결합된 에미터를 갖는 제 3 트랜지스터(T3)를 구비하는 증폭기 장치에 있어서, 제 3 트랜지스터(T3)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)의 도전형태와 반대로 도전형태로 구성되고, 그 에미터는 제 1 전류원(5)에 의해 제 3 단자(10)에 접속되며, 제 1 전류 경로는 제 3 단자(10)와 입력 신호를 반송하는 제 3 트랜지스터(T3)의 전극 사이에 배치되고, 상기 제 1 전류 경로는 적어도 제 2 전류원(7), 제 3 트랜지스터(T3)와 동일한 도전형태의 제 4 트랜지스터(T5)의 에미터-콜렉터 경로, 및 제 2 반도체 접합(D4)의 직렬 회로를 구비하며, 제 4 트랜지스터(T5)의 에미터는 제 2 트랜지스터(T2)의 베이스에 결합되며, 제 2 전류 경로는 제 2 단자(4)와 기준점(11) 사이에 배치되어, 제 3 반도체 접합(D2), 제 4 반도체 접합(D3) 및 제 3 전류원(8)의 직렬 회로를 구비하며, 제 4 트랜지스터(T5)의 콜렉터와 제 2 반도체 접합(D4) 사이의 접합점은 제 5 반도체 접합(D5)에 의하여 제 3 전류원(8)에 접속되며, 제 4 트랜지스터(T5)의 베이스는 제 3 반도체 접합(D2)과 제 4 반도체 접합(D3) 사이의 접합점에 접속되는 것을 특징으로 하는 증폭기 장치.
  2. 제 1 항에 있어서, 제 2 반도체 접합(D4)은 제 3 트랜지스터(T3)의 에미터에 결합되는 것을 특징으로 하는 증폭기 장치.
  3. 제 1 항에 있어서, 제 2 반도체 접합(D4)은 제 3 트랜지스터(T3)와 동일한 도전형태의 제 5 트랜지스터(T30)의 베이스-에미터 접합으로 구성되며, 제 5 트랜지스터의 베이스는 제 3 트랜지스터(T3)의 베이스에 접속되고 그 에미터는 제 4 트랜지스터(T5)의 콜렉터에 결합되는 것을 특징으로 하는 증폭기 장치.
  4. 제 1 항에 있어서, 제 1 전류원(5)과 제 2 전류원(7)은 제 1 저항(R3)을 통해 제 3 단자(10)에 접속되고, 제 1 단자(2)는 커패시터(C2)를 통해 제 3 단자(10)에 접속되지 않은 쪽의 제 1 저항(R3)의 단(15)에 접속되는 것을 특징으로 하는 증폭기 장치.
  5. 제 4 항에 있어서, 제 1 전류원(5)과 제 2 전류원(7)은 각각 제 2 저항(R5)과 제 3 저항(R4)으로 구성되는 것을 특징으로 하는 증폭기 장치.
  6. 제 1 항에 있어서, 제 2 반도체 접합(D4)은 에미터 폴로워로 배치된 또 다른 트랜지스터(T16)의 에미터-베이스 접합으로 구성되는 것을 특징으로 하는 증폭기 장치.
  7. 제 1 항에 있어서, 제 2 반도체 접합(D4)은 에미터 폴로워로 접속된 또 다른 트랜지스터(T16)의 에미터-베이스 접합으로 구성되는 것을 특징으로 하는 증폭기 장치.
  8. 제 1 항에 있어서, 달링턴 쌍을 형성하도록 상기 제 1 트랜지스터(T1)에 결합된 또 다른 제 1 트랜지스터(T7)와, 또 다른 달링턴 쌍을 형성하도록 상기 제 2 트랜지스터(T2)에 결합된 또 다른 제 2 트랜지스터(T8)를 더 구비하는 것을 특징으로 하는 증폭기 장치.
  9. 제 1 항에 있어서, 상기 트랜지스터들중 적어도 한 트랜지스터는 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 증폭기 장치.
  10. 푸시풀 증폭기에 있어서, 제 1 증폭기 장치로서, 부하(RL), 제 1 공급 전압(V1) 및 제 1 공급 전압보다 높은 제 2 공급 전압(V2) 각각의 접속을 위한 제 1 단자(2), 제 2 단자(4), 및 제 3 단자(10), 제 1 단자(2)와 제 3 단자(10) 사이에 직렬로 접속된 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2), 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2) 사이의 제 1 접합점(3)과 제 2 단자(4) 사이에 결합된 제 1 반도체 접합(D1), 에미터 풀로워로서 접속되어, 입력 신호를 수신하는 베이스와 제 1 트랜지스터(T1)의 제어 전극에 결합되는 에미터를 갖는 제 3 트랜지스터(T3)로서, 제 1 트랜지스터(T1)의 도전형태와 반대인 도전형태를 갖는 상기 제 3 트랜지스터(T3), 제 3 트랜지스터(T3)의 에미터를 제 3 단자(10)에 결합하는 제 1 전류원(T6), 제 3 단자(10)와 입력 신호가 있는 제 3 트랜지스터의 전극 사이에 결합된 제 1 전류 경로로서, 제 2 전류원(T4)과 제 3 트랜지스터와 동일한 도전형태인 제 4 트랜지스터(T5)의 에미터-콜렉터 경로와 제 2 반도체 접합(D4)의 직류 회로를 구비하는 제 1 전류 경로, 제 2 트랜지스터(T2)의 제어 전극을 제 2 전류원(T4)과 제 4 트랜지스터(T5) 사이에 제 2 접합점에 결합하는 수단, 제 2 단자(4)에 결합된 제 2 전류 경로로서, 제 3 반도체 접합(D2)과 제 4 반도체 접합(D3)과 제 3 전류원(8)을 구비하는 제 2 전류 경로, 제 4 트랜지스터(T5)를 제 3 전류원(8)에 결합하는 제 5 반도체 접합(D5), 및 제 4 트랜지스터(T5)의 제어 전극을 제 3 반도체 접합(D2)과 제 4 반도체 접합(D3) 사이의 제 3 접합점에 접속하는 수단을 포함하는 상기 제 1 증폭기 장치와, 상기 제 1 증폭기 장치의 상보형인 제 2 증폭기 장치로서, 상기 제 1 및 제 2 공급 전압의 각 극성과 각각 반대인 제 3 공급 전압(-V1)과 제 3 공급 전압보다 높은 제 4 공급 전압(-V2)에 접속하기 위한 제 4 단자(4')와 제 5 단자(10'), 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)의 상보형으로, 제 5 단자(10')와 제 1 단자(2) 사이에 직렬로 접속된 제 5 트랜지스터(T1')와 제 6 트랜지스터(T2'), 제 5 트랜지스터(T1')와 제 6 트랜지스터(T2') 사이의 제 4 접합점과 제 4 단자(4') 사이에 결합된 제 6 반도체 접합(D1'), 에미터 폴로워로서 접속되어, 입력 신호를 수신하는 베이스와 제 5 트랜지스터(T1')의 제어 전극에 결합되는 에미터를 갖는 제 7 트랜지스터(T3'), 제 5 트랜지스터(T1')의 도전형태와 반대인 도전형태를 갖는 상기 제 7 트랜지스터(T3'), 제 7 트랜지스터(T3')의 에미터를 제 5 단자(10')에 결합하는 제 4 전류원(T6'), 제 5 단자(10')와 입력 신호가 있는 제 7 트랜지스터(T3')의 전극 사이에 결합된 제 3 전류 경로로서, 제 5 전류원(T4')과 제 7 트랜지스터(T3')와 동일한 도전형태인 제 8 트랜지스터(T5')의 에미터-콜렉터 경로와 제 7 반도체 접합(D4')의 직류 회로를 구비하는 상기 제 3 전류 경로, 제 6 트랜지스터(T2')의 제어 전극을 제 5 전류원(T4')과 제 8 트랜지스터(T5') 사이의 제 5 접합점에 결합하는 수단, 제 4 단자(4')에 결합되는 제 4 전류 경로로서, 제 8 반도체 접합(D2')과 제 9 반도체 접합(D3')과 제 3 전류원(8)의 직류 회로를 구비하는 제 4 전류 경로, 제 8 트랜지스터(T5')를 제 3 전류원(8)에 결합하는 제 10 반도체 접합(D5'), 및 제 8 트랜지스터(T5')의 제어 전극을 제 8 반도체 접합(D2')과 제 9 반도체 접합(D3') 사이의 제 6 접합점에 접속하는 수단을 포함하는 상기 제 2 증폭기 장치를 구비하는 것을 특징으로 하는 푸시풀 증폭기.
  11. 제 10 항에 있어서, 제 1 및 제 2 증폭기 장치의 상보형인 제 3 트랜지스터(T3) 및 제 7 트랜지스터(T3')의 콜렉터 전극은 상기 제 1 단자(2)에 결합되는 것을 특징으로 하는 푸시풀 증폭기.
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