JP2665072B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP2665072B2 JP2665072B2 JP3115185A JP11518591A JP2665072B2 JP 2665072 B2 JP2665072 B2 JP 2665072B2 JP 3115185 A JP3115185 A JP 3115185A JP 11518591 A JP11518591 A JP 11518591A JP 2665072 B2 JP2665072 B2 JP 2665072B2
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Description
【０００１】
【産業上の利用分野】本発明は増幅回路に関する。
【０００２】
【従来の技術】従来、所謂ＢＴＬ（ＢＲＩＤＧＥ ＴＩ
ＥＤ ＬＯＡＤ）方式の増幅回路においては、２組の増
幅器を用い、それぞれの増幅器の出力における信号の位
相が、相互に逆位相になるように駆動して、その出力端
子間に負荷を接続することにより、単体の増幅器の２倍
の出力電圧を負荷に供給している。従って、負荷インピ
ーダンスが同一である場合には、単体の増幅器に対して
４倍の電力を出力することが可能である。
ＥＤ ＬＯＡＤ）方式の増幅回路においては、２組の増
幅器を用い、それぞれの増幅器の出力における信号の位
相が、相互に逆位相になるように駆動して、その出力端
子間に負荷を接続することにより、単体の増幅器の２倍
の出力電圧を負荷に供給している。従って、負荷インピ
ーダンスが同一である場合には、単体の増幅器に対して
４倍の電力を出力することが可能である。
【０００３】図２に示されるのは、従来のＢＴＬ方式増
幅回路の一例を示す回路図である。図２において、信号
源６１より入力端子１０６および１０７を介して入力さ
れる信号は、ＰＮＰトランジスタ４０とダイオード３７
により直流レベルがシフトされてＰＮＰトランジスタ３
５のベースに伝達され、ＰＮＰトランジスタ３５および
３６を含む差動増幅器により増幅された信号は、ＰＮＰ
トランジスタ３６のコレクタには同相にて出力され、Ｐ
ＮＰトランジスタ３５のコレクタには逆相にて出力され
る。更に、当該同相の出力信号は、ＰＮＰトランジスタ
４６とダイオード４５を介して負帰還増幅器５６に入力
されて増幅され、出力端子１０８に対して出力され、ま
た、逆相の出力信号は、ＰＮＰトランジスタ４９とダイ
オード４８を介して負帰還増幅器５７に入力されて増幅
され、出力端子１０９に対して出力される。この場合、
入力段の差動増幅器の出力負荷となる抵抗４１および４
２を同一抵抗値に設定し、帰還増幅器５６および５７の
電圧利得が同一となるように抵抗５８および５９の帰還
抵抗値を設定すると、出力端子１０８および１０９に
は、それぞれ同一レベルで逆位相の信号が出力され、こ
れにより、負荷６２に対しては、単体増幅器の場合に比
較して４倍に相当する信号電力が供給される。
幅回路の一例を示す回路図である。図２において、信号
源６１より入力端子１０６および１０７を介して入力さ
れる信号は、ＰＮＰトランジスタ４０とダイオード３７
により直流レベルがシフトされてＰＮＰトランジスタ３
５のベースに伝達され、ＰＮＰトランジスタ３５および
３６を含む差動増幅器により増幅された信号は、ＰＮＰ
トランジスタ３６のコレクタには同相にて出力され、Ｐ
ＮＰトランジスタ３５のコレクタには逆相にて出力され
る。更に、当該同相の出力信号は、ＰＮＰトランジスタ
４６とダイオード４５を介して負帰還増幅器５６に入力
されて増幅され、出力端子１０８に対して出力され、ま
た、逆相の出力信号は、ＰＮＰトランジスタ４９とダイ
オード４８を介して負帰還増幅器５７に入力されて増幅
され、出力端子１０９に対して出力される。この場合、
入力段の差動増幅器の出力負荷となる抵抗４１および４
２を同一抵抗値に設定し、帰還増幅器５６および５７の
電圧利得が同一となるように抵抗５８および５９の帰還
抵抗値を設定すると、出力端子１０８および１０９に
は、それぞれ同一レベルで逆位相の信号が出力され、こ
れにより、負荷６２に対しては、単体増幅器の場合に比
較して４倍に相当する信号電力が供給される。
【０００４】なお、定電流源５０および５１は、負帰還
増幅器５６の出力端子１０８および負帰還増幅器５７の
出力端子１０９に対して、それぞれ直流バイアス電圧
（通常、電源電圧の１／２の電圧）を与えるためのもの
であり、また、コンデンサ５２および５３は、負帰還増
幅器５６および５７に直流電圧利得を持たせないように
作用する。
増幅器５６の出力端子１０８および負帰還増幅器５７の
出力端子１０９に対して、それぞれ直流バイアス電圧
（通常、電源電圧の１／２の電圧）を与えるためのもの
であり、また、コンデンサ５２および５３は、負帰還増
幅器５６および５７に直流電圧利得を持たせないように
作用する。
【０００５】
【発明が解決しようとする課題】上述した従来のＢＴＬ
方式による増幅回路においては、信号入力を接地端子基
準により行うようにするために、出力端子の直流電圧
（通常、電源電圧の１／２の電圧）の設定を、帰還抵抗
に直流電流を流すことによる電圧上昇を利用することに
より行っており、負帰還増幅器の直流電圧利得を除去す
る必要がある。このため、前述のように、コンデンサの
使用が不可欠となり、このコンデンサによって、増幅器
の周波数特性、特に低周波領域における周波数特性に制
約を受けるだけでなく、本増幅回路のＩＣ化を考慮する
場合には、当該コンデンサの容量値が大きいために形状
寸法も大きくなり、ＩＣの小型化ならびに低価格化に対
して大きな障害になるという欠点がある。
方式による増幅回路においては、信号入力を接地端子基
準により行うようにするために、出力端子の直流電圧
（通常、電源電圧の１／２の電圧）の設定を、帰還抵抗
に直流電流を流すことによる電圧上昇を利用することに
より行っており、負帰還増幅器の直流電圧利得を除去す
る必要がある。このため、前述のように、コンデンサの
使用が不可欠となり、このコンデンサによって、増幅器
の周波数特性、特に低周波領域における周波数特性に制
約を受けるだけでなく、本増幅回路のＩＣ化を考慮する
場合には、当該コンデンサの容量値が大きいために形状
寸法も大きくなり、ＩＣの小型化ならびに低価格化に対
して大きな障害になるという欠点がある。
【０００６】
【課題を解決するための手段】本発明の増幅回路は、前
段に差動増幅器を備え、後段に、前記差動増幅器の一対
の出力電圧を入力して、それぞれ同相ならびに逆相の電
圧を出力する一対の負帰還増幅器を備える増幅回路にお
いて、前記差動増幅器を形成する第１および第２のＰＮ
Ｐトランジスタと、前記第１および第２のＰＮＰトラン
ジスタのコレクタと、低電位側の基準電位を示す接地側
端子との間に、それぞれ接続される第１および第２の定
電流源と、前記第１および第２のＰＮＰトランジスタの
ベースと、高電位側の基準電圧源との間に、それぞれ接
続される第１および弟２のダイオードと、前記第１およ
び第２のＰＮＰトランジスタのベースと、前記低電位側
の基準電位を示す接地側端子との間に、それぞれ増幅回
路として挿入接続される第１のＮＰＮトランジスタ／第
３のＰＮＰトランジスタと、第２のＮＰＮトランジスタ
／第４のＰＮＰトランジスタと、前記第１および第２の
ＰＮＰトランジスタのコレクタの出力電圧を、それぞれ
正相側入力端子に入力して増幅し、それぞれの出力電圧
を帰還抵抗を介して逆相側入力端子に帰還する第１およ
び第２の負帰還増幅器と、前記第１および第２の負帰還
増幅器の正相側入力端子と逆相側入力端子とに対して、
抵抗を介して基準電圧を供給する定電圧源と、を備えて
構成される。
段に差動増幅器を備え、後段に、前記差動増幅器の一対
の出力電圧を入力して、それぞれ同相ならびに逆相の電
圧を出力する一対の負帰還増幅器を備える増幅回路にお
いて、前記差動増幅器を形成する第１および第２のＰＮ
Ｐトランジスタと、前記第１および第２のＰＮＰトラン
ジスタのコレクタと、低電位側の基準電位を示す接地側
端子との間に、それぞれ接続される第１および第２の定
電流源と、前記第１および第２のＰＮＰトランジスタの
ベースと、高電位側の基準電圧源との間に、それぞれ接
続される第１および弟２のダイオードと、前記第１およ
び第２のＰＮＰトランジスタのベースと、前記低電位側
の基準電位を示す接地側端子との間に、それぞれ増幅回
路として挿入接続される第１のＮＰＮトランジスタ／第
３のＰＮＰトランジスタと、第２のＮＰＮトランジスタ
／第４のＰＮＰトランジスタと、前記第１および第２の
ＰＮＰトランジスタのコレクタの出力電圧を、それぞれ
正相側入力端子に入力して増幅し、それぞれの出力電圧
を帰還抵抗を介して逆相側入力端子に帰還する第１およ
び第２の負帰還増幅器と、前記第１および第２の負帰還
増幅器の正相側入力端子と逆相側入力端子とに対して、
抵抗を介して基準電圧を供給する定電圧源と、を備えて
構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、信号源１８、
負荷３０、信号入力端子１０１および１０２、信号出力
端子１０３および１０４、および電源端子１０５に対応
して、ＰＮＰトランジスタ１、７、８および１２と、Ｎ
ＰＮトランジスタ２および１１と、ダイオード３〜６、
９および１０と、定電流源１３〜１７と、抵抗１９、２
０、２２〜２５、２８および２９と、直流電圧源２１
と、負帰還増幅器２６および２７とを備えて構成され
る。
る。図１に示されるように、本実施例は、信号源１８、
負荷３０、信号入力端子１０１および１０２、信号出力
端子１０３および１０４、および電源端子１０５に対応
して、ＰＮＰトランジスタ１、７、８および１２と、Ｎ
ＰＮトランジスタ２および１１と、ダイオード３〜６、
９および１０と、定電流源１３〜１７と、抵抗１９、２
０、２２〜２５、２８および２９と、直流電圧源２１
と、負帰還増幅器２６および２７とを備えて構成され
る。
【０００９】図１において、信号源１８より入力端子１
０１および１０２を介して入力される信号は、ＰＮＰト
ランジスタ１とＮＰＮトランジスタ２により形成される
増幅器により増幅され、ＰＮＰトランジスタ７のベース
に伝達される。この時の入力信号の電圧レベルをＶIN、
ＰＮＰトランジスタ７のベースに伝達される信号の電圧
レベルをＶ1 とすると、次式が得られる。
０１および１０２を介して入力される信号は、ＰＮＰト
ランジスタ１とＮＰＮトランジスタ２により形成される
増幅器により増幅され、ＰＮＰトランジスタ７のベース
に伝達される。この時の入力信号の電圧レベルをＶIN、
ＰＮＰトランジスタ７のベースに伝達される信号の電圧
レベルをＶ1 とすると、次式が得られる。
【００１０】 Ｖ1 ＝ＶIN・（ｒe3＋ｒe4）／（ｒe1＋ｒe2） ………………（１） 上式において、ｒe1、ｒe2、ｒe3 およびｒe4 は、そ
れぞれＰＮＰトランジスタ１、ＮＰＮトランジスタ２、
ダイオード３および４における等価抵抗を表わしてい
る。しかるに、これらのＰＮＰトランジスタ１、ＮＰＮ
トランジスタ２、ダイオード３および４に流れる電流は
同一であるため、Ｖ1 ＝ＶINとなる。
れぞれＰＮＰトランジスタ１、ＮＰＮトランジスタ２、
ダイオード３および４における等価抵抗を表わしてい
る。しかるに、これらのＰＮＰトランジスタ１、ＮＰＮ
トランジスタ２、ダイオード３および４に流れる電流は
同一であるため、Ｖ1 ＝ＶINとなる。
【００１１】ＰＮＰトランジスタ７のベースに伝達され
た信号は、ＰＮＰトランジスタ７およびＰＮＰトランジ
スタ８を含む差動増幅器により増幅されて、ＰＮＰトラ
ンジスタ８のコレクタには同相の信号として出力され、
ＰＮＰトランジスタ７のコレクタには逆相の信号として
出力される。これらの同相および逆相の出力信号の電圧
レベルをそれぞれＶ2-1 およびＶ2-2 とし、抵抗２０、
２３および２４の抵抗値をそれぞれＲ20、Ｒ23およびＲ
24として、抵抗２０の抵抗値Ｒ20の値が、ＰＮＰトラン
ジスタ７および８の等価抵抗値に比較して十分に大であ
るものとすると次式が得られる。
た信号は、ＰＮＰトランジスタ７およびＰＮＰトランジ
スタ８を含む差動増幅器により増幅されて、ＰＮＰトラ
ンジスタ８のコレクタには同相の信号として出力され、
ＰＮＰトランジスタ７のコレクタには逆相の信号として
出力される。これらの同相および逆相の出力信号の電圧
レベルをそれぞれＶ2-1 およびＶ2-2 とし、抵抗２０、
２３および２４の抵抗値をそれぞれＲ20、Ｒ23およびＲ
24として、抵抗２０の抵抗値Ｒ20の値が、ＰＮＰトラン
ジスタ７および８の等価抵抗値に比較して十分に大であ
るものとすると次式が得られる。
【００１２】 Ｖ2-1 ≒Ｖ1 （Ｒ23／Ｒ20）＝ＶIN（Ｒ23／Ｒ20）……………（２） Ｖ2-2 ≒−Ｖ2 （Ｒ24／Ｒ20）＝−ＶIN（Ｒ24／Ｒ20）………（３） ここにおいて、抵抗値Ｒ20、Ｒ23およびＲ24の値を同一
の値に設定すると、明らかに、Ｖ2-1 ＝ＶIN、Ｖ2-2 ＝
−ＶINとなる。これらの同相および逆相の信号は、更
に、負帰還増幅器２６および負帰還増幅器２７に入力さ
れて増幅され、それぞれ出力端子１０３および１０４に
対して出力される。即ち、本実施例においては、信号源
１８より入力され、二つの負帰還増幅器２６および２７
の入力段に至るまでの利得は、上述のように、抵抗値Ｒ
20、Ｒ23およびＲ24の値を同一の値に設定することによ
り、０ｄＢとすることが可能であり、また、負帰還増幅
器２６および２７において、帰還抵抗として作用する抵
抗２２、２８ならびに抵抗２５、２９の抵抗値を適度に
設定することにより、本増幅回路の利得を任意に設定す
ることができる。
の値に設定すると、明らかに、Ｖ2-1 ＝ＶIN、Ｖ2-2 ＝
−ＶINとなる。これらの同相および逆相の信号は、更
に、負帰還増幅器２６および負帰還増幅器２７に入力さ
れて増幅され、それぞれ出力端子１０３および１０４に
対して出力される。即ち、本実施例においては、信号源
１８より入力され、二つの負帰還増幅器２６および２７
の入力段に至るまでの利得は、上述のように、抵抗値Ｒ
20、Ｒ23およびＲ24の値を同一の値に設定することによ
り、０ｄＢとすることが可能であり、また、負帰還増幅
器２６および２７において、帰還抵抗として作用する抵
抗２２、２８ならびに抵抗２５、２９の抵抗値を適度に
設定することにより、本増幅回路の利得を任意に設定す
ることができる。
【００１３】なお、本実施例の場合、ＰＮＰトランジス
タ７および８を含む差動増幅器から出力される直流電位
が浮動であるために、直流電圧源２１より、それぞれ抵
抗２３および２４を介して直流バイアス電圧が与えられ
る。これにより、負帰還増幅器２６および２７の帰還抵
抗の一部を為す抵抗２２および２５も、その一端が直流
電圧源２１に接続される。このため、負帰還増幅器２６
および２７においては、直流電圧源２１の電位（電源電
圧の１／２の電位）を基準として動作することが可能と
なり、従来例におけるように、直流電圧利得を除去する
ためのコンデンサが不要となる。
タ７および８を含む差動増幅器から出力される直流電位
が浮動であるために、直流電圧源２１より、それぞれ抵
抗２３および２４を介して直流バイアス電圧が与えられ
る。これにより、負帰還増幅器２６および２７の帰還抵
抗の一部を為す抵抗２２および２５も、その一端が直流
電圧源２１に接続される。このため、負帰還増幅器２６
および２７においては、直流電圧源２１の電位（電源電
圧の１／２の電位）を基準として動作することが可能と
なり、従来例におけるように、直流電圧利得を除去する
ためのコンデンサが不要となる。
【００１４】また、ＰＮＰトランジスタ７および８によ
り形成される差動増幅器の入力側に対応するバイアス電
圧は、ＰＮＰトランジスタ１とＮＰＮトランジスタ２に
より形成される増幅器、およびＰＮＰトランジスタ１２
とＮＰＮトランジスタ１１により形成される増幅器の出
力電圧として形成されるが、ＮＰＮトランジスタ２およ
び１１のコレクタが浮動であるために、ＮＰＮトランジ
スタ７および８のベース電位は、電源端子１０５を基準
電位として設定されることになり、ＰＮＰトランジスタ
７および８のベース・コレクタ間電圧は広い範囲に亘り
設定される。また、入力端子１０１は、ＰＮＰトランジ
スタのベースに直接に接続されるために、従来通りに接
地端子基準による入力が可能であり、入力直流阻止用の
コンデンサも不要である。
り形成される差動増幅器の入力側に対応するバイアス電
圧は、ＰＮＰトランジスタ１とＮＰＮトランジスタ２に
より形成される増幅器、およびＰＮＰトランジスタ１２
とＮＰＮトランジスタ１１により形成される増幅器の出
力電圧として形成されるが、ＮＰＮトランジスタ２およ
び１１のコレクタが浮動であるために、ＮＰＮトランジ
スタ７および８のベース電位は、電源端子１０５を基準
電位として設定されることになり、ＰＮＰトランジスタ
７および８のベース・コレクタ間電圧は広い範囲に亘り
設定される。また、入力端子１０１は、ＰＮＰトランジ
スタのベースに直接に接続されるために、従来通りに接
地端子基準による入力が可能であり、入力直流阻止用の
コンデンサも不要である。
【００１５】
【発明の効果】以上説明したように、本発明は、前段に
差動増幅器を備え、後段に一対の負帰還増幅器を備える
増幅回路に適用されて、前記負帰還増幅器の入力側のバ
イアス電圧供給用として、所定の定電圧源を備えること
により大容量のコンデンサを用いることを不要とし、増
幅回路のＩＣ化に対する障害を排除することができると
いう効果がある。
差動増幅器を備え、後段に一対の負帰還増幅器を備える
増幅回路に適用されて、前記負帰還増幅器の入力側のバ
イアス電圧供給用として、所定の定電圧源を備えること
により大容量のコンデンサを用いることを不要とし、増
幅回路のＩＣ化に対する障害を排除することができると
いう効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
１、７、８、１２、３５、３６、４０、４６、４９
ＰＮＰトランジスタ ２、１１ ＮＰＮトランジスタ ３〜６、９、１０、３７、３８、４３、４５、４８
ダイオード １３〜１７、３１〜３４、４４、４７、５０、５１
定電流源 １８、６１ 信号源 １９、２０、２２〜２５、２８、２９、３９、４１、４
２、５４、５５、５８〜６０ 抵抗 ２１ 直流電圧源 ２６、２７、５６、５７ 負帰還増幅器 ３０、６２ 負荷
ＰＮＰトランジスタ ２、１１ ＮＰＮトランジスタ ３〜６、９、１０、３７、３８、４３、４５、４８
ダイオード １３〜１７、３１〜３４、４４、４７、５０、５１
定電流源 １８、６１ 信号源 １９、２０、２２〜２５、２８、２９、３９、４１、４
２、５４、５５、５８〜６０ 抵抗 ２１ 直流電圧源 ２６、２７、５６、５７ 負帰還増幅器 ３０、６２ 負荷
Claims (1)
- 【請求項１】 前段に差動増幅器を備え、後段に、前記
差動増幅器の一対の出力電圧を入力して、それぞれ同相
ならびに逆相の電圧を出力する一対の負帰還増幅器を備
える増幅回路において、前記差動増幅器を形成する第１
および第２のＰＮＰトランジスタと、前記第１および第
２のＰＮＰトランジスタのコレクタと、低電位側の基準
電位を示す接地側端子との間に、それぞれ接続される第
１および第２の定電流源と、前記第１および第２のＰＮ
Ｐトランジスタのベースと、高電位側の基準電圧源との
間に、それぞれ接続される第１および弟２のダイオード
と、前記第１および第２のＰＮＰトランジスタのベース
と、前記低電位側の基準電位を示す接地側端子との間
に、それぞれ増幅回路として挿入接続される第１のＮＰ
Ｎトランジスタ／第３のＰＮＰトランジスタと、第２の
ＮＰＮトランジスタ／第４のＰＮＰトランジスタと、前
記第１および第２のＰＮＰトランジスタのコレクタの出
力電圧を、それぞれ正相側入力端子に入力して増幅し、
それぞれの出力電圧を帰還抵抗を介して逆相側入力端子
に帰還する第１および第２の負帰還増幅器と、前記第１
および第２の負帰還増幅器の正相側入力端子と逆相側入
力端子とに対して、抵抗を介して基準電圧を供給する定
電圧源と、を備えることを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115185A JP2665072B2 (ja) | 1991-05-21 | 1991-05-21 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115185A JP2665072B2 (ja) | 1991-05-21 | 1991-05-21 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343506A JPH04343506A (ja) | 1992-11-30 |
| JP2665072B2 true JP2665072B2 (ja) | 1997-10-22 |
Family
ID=14656465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115185A Expired - Fee Related JP2665072B2 (ja) | 1991-05-21 | 1991-05-21 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665072B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931929A (zh) * | 2011-08-12 | 2013-02-13 | 株式会社东芝 | 功率放大电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4738090B2 (ja) | 2005-08-05 | 2011-08-03 | 株式会社東芝 | Ｂｔｌ方式の増幅回路 |
-
1991
- 1991-05-21 JP JP3115185A patent/JP2665072B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931929A (zh) * | 2011-08-12 | 2013-02-13 | 株式会社东芝 | 功率放大电路 |
| CN102931929B (zh) * | 2011-08-12 | 2015-09-02 | 株式会社东芝 | 功率放大电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04343506A (ja) | 1992-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970527 |
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