JPH08148944A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH08148944A JPH08148944A JP6285341A JP28534194A JPH08148944A JP H08148944 A JPH08148944 A JP H08148944A JP 6285341 A JP6285341 A JP 6285341A JP 28534194 A JP28534194 A JP 28534194A JP H08148944 A JPH08148944 A JP H08148944A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stage
- output
- input
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 半導体集積回路内に内蔵可能な容量素子を用
いて、演算増幅器による容量性負荷のステップ駆動動作
を安定化させる。 【構成】 差動入力段と高利得増幅段と出力バッファ段
を多段接続してなる演算増幅器にあって、上記高利得増
幅段の入出力間に容量素子を負帰還接続することによっ
て第１の位相補償回路を形成するとともに、上記出力バ
ッファ段の出力を増幅回路と容量素子を介して上記高利
得増幅回路の入力に負帰還させることによって第２の位
相補償回路を形成する。 【効果】 ミラー効果によって大きく拡大された容量に
よる位相補償が行われ、これにより負荷容量が大きく
て、系全体が増幅器の開放利得で動作する場合でも、そ
の開放利得を確実に低く保つことができる。
いて、演算増幅器による容量性負荷のステップ駆動動作
を安定化させる。 【構成】 差動入力段と高利得増幅段と出力バッファ段
を多段接続してなる演算増幅器にあって、上記高利得増
幅段の入出力間に容量素子を負帰還接続することによっ
て第１の位相補償回路を形成するとともに、上記出力バ
ッファ段の出力を増幅回路と容量素子を介して上記高利
得増幅回路の入力に負帰還させることによって第２の位
相補償回路を形成する。 【効果】 ミラー効果によって大きく拡大された容量に
よる位相補償が行われ、これにより負荷容量が大きく
て、系全体が増幅器の開放利得で動作する場合でも、そ
の開放利得を確実に低く保つことができる。
Description
【０００１】
【産業上の利用分野】本発明は、演算増幅器、さらには
容量性負荷をスイッチ駆動する演算増幅器に適用して有
効な技術に関するものであって、たとえば液晶ドライバ
に利用して有効な技術に関するものである。
容量性負荷をスイッチ駆動する演算増幅器に適用して有
効な技術に関するものであって、たとえば液晶ドライバ
に利用して有効な技術に関するものである。
【０００２】
【従来の技術】高利得の開放利得（オープンゲイン）を
有する増幅回路では、発振防止および動作の安定化のた
めに位相補償が必要になることがある。
有する増幅回路では、発振防止および動作の安定化のた
めに位相補償が必要になることがある。
【０００３】図５および図６はそれぞれ従来の演算増幅
器の構成例を示す。この場合、各演算増幅器１はいずれ
も、その出力から入力にかけて直流負帰還がかけられて
いて、いわゆるボルテージフォロワ回路を形成してい
る。
器の構成例を示す。この場合、各演算増幅器１はいずれ
も、その出力から入力にかけて直流負帰還がかけられて
いて、いわゆるボルテージフォロワ回路を形成してい
る。
【０００４】図５に示す演算増幅器１では、差動入力段
１１と高利得増幅段１２と出力バッファ段１３とを多段
接続するとともに、高利得増幅段１２の入出力間に容量
素子Ｃｆ１を負帰還接続することによって位相補償回路
を形成している。
１１と高利得増幅段１２と出力バッファ段１３とを多段
接続するとともに、高利得増幅段１２の入出力間に容量
素子Ｃｆ１を負帰還接続することによって位相補償回路
を形成している。
【０００５】図６に示す演算増幅器１では、図５の構成
に加えて、差動増幅段１１の出力を第２の容量素子Ｃｆ
２で接地することによって高周波数領域での利得を抑
え、これにより発振および動作の不安定化を一層確実に
抑えんとしている。
に加えて、差動増幅段１１の出力を第２の容量素子Ｃｆ
２で接地することによって高周波数領域での利得を抑
え、これにより発振および動作の不安定化を一層確実に
抑えんとしている。
【０００６】なお、上述した演算増幅器については、た
とえば「超ＬＳＩのためのアナログ集積回路設計技術＜
下巻＞」１２６ページ、Ｐ．Ｒグレイ／Ｒ．Ｇメイヤー
共著、永田 穣 訳、１９９０年培風館発行などに記載
されいる。
とえば「超ＬＳＩのためのアナログ集積回路設計技術＜
下巻＞」１２６ページ、Ｐ．Ｒグレイ／Ｒ．Ｇメイヤー
共著、永田 穣 訳、１９９０年培風館発行などに記載
されいる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００８】すなわち、図５または図６に示した演算増
幅器１では、その出力ｏｕｔに液晶表示素子などの容量
性負荷２を接続し、さらにその容量性負荷２をその当初
の充電電位から別の電位にステップ駆動するような場合
に、その負荷２の容量ＣＬが大きいと、その容量ＣＬを
入力電圧Ｖｉｎに追従して充電／放電させるために、一
時的に開放利得状態で動作する。
幅器１では、その出力ｏｕｔに液晶表示素子などの容量
性負荷２を接続し、さらにその容量性負荷２をその当初
の充電電位から別の電位にステップ駆動するような場合
に、その負荷２の容量ＣＬが大きいと、その容量ＣＬを
入力電圧Ｖｉｎに追従して充電／放電させるために、一
時的に開放利得状態で動作する。
【０００９】このとき、その開放利得が大きいと、ボル
テージフォロワ回路を形成している負帰還ループ全体が
不安定な系となって、出力電圧Ｖｏのオーバシュートや
リンギングが生じやすくなる。
テージフォロワ回路を形成している負帰還ループ全体が
不安定な系となって、出力電圧Ｖｏのオーバシュートや
リンギングが生じやすくなる。
【００１０】図７は、図５に示した演算増幅器１の伝達
周波数と開放利得（ｄＢ）の関係を示す。
周波数と開放利得（ｄＢ）の関係を示す。
【００１１】同図に示すように、演算増幅器１の開放利
得は、第１のコーナー周波数ｆ１で下がりはじめ、第２
のコーナー周波数ｆ２でその下げ方を加速する。この２
つのコーナー周波数ｆ１，ｆ２は次の式で決定される。 ｆ１＝１／（２π×Ａ２×Ｃｆ１×Ｚｏ１） ｆ２＝１／（２π×ＣＬ×Ｚｏ３） 上式において、Ａ２は高利得増幅段１２での利得、Ｚｏ
１は差動入力段の出力インピーダンス、ＣＬは負荷２の
容量、Ｚｏ３は出力バッファ段１３の出力インピーダン
スである。
得は、第１のコーナー周波数ｆ１で下がりはじめ、第２
のコーナー周波数ｆ２でその下げ方を加速する。この２
つのコーナー周波数ｆ１，ｆ２は次の式で決定される。 ｆ１＝１／（２π×Ａ２×Ｃｆ１×Ｚｏ１） ｆ２＝１／（２π×ＣＬ×Ｚｏ３） 上式において、Ａ２は高利得増幅段１２での利得、Ｚｏ
１は差動入力段の出力インピーダンス、ＣＬは負荷２の
容量、Ｚｏ３は出力バッファ段１３の出力インピーダン
スである。
【００１２】ここで、第２のコーナー周波数ｆ２での開
放利得は、容量性負荷２の容量ＣＬの大小によって変動
する。負荷容量ＣＬが大きいとき、第２のコーナー周波
数ｆ２での開放利得が増大するが、この開利利得の増大
により負帰還ループ全体が不安定な系となり、これによ
ってオーバーシュートやリンギングなどが生じ、場合に
よっては発振することもある。
放利得は、容量性負荷２の容量ＣＬの大小によって変動
する。負荷容量ＣＬが大きいとき、第２のコーナー周波
数ｆ２での開放利得が増大するが、この開利利得の増大
により負帰還ループ全体が不安定な系となり、これによ
ってオーバーシュートやリンギングなどが生じ、場合に
よっては発振することもある。
【００１３】この不安定な動作下で液晶表示素子の駆動
を行った場合には、その液晶の表示が不鮮明になった
り、あるいは表示ムラが現れたりする。
を行った場合には、その液晶の表示が不鮮明になった
り、あるいは表示ムラが現れたりする。
【００１４】そこで、本発明者らは、上述した問題を解
決するために、上記コーナー周波数ｆ１，ｆ２を下げる
ことに着目し、そのコーナー周波数ｆ１，ｆ２を決定し
ているパラメータの一つである容量素子の容量Ｃｆ１を
大きくすることを検討した。
決するために、上記コーナー周波数ｆ１，ｆ２を下げる
ことに着目し、そのコーナー周波数ｆ１，ｆ２を決定し
ているパラメータの一つである容量素子の容量Ｃｆ１を
大きくすることを検討した。
【００１５】しかしながら、負荷容量ＣＬがたとえば
０．１μＦといった大きさになると、容量素子Ｃｆ１の
容量増大では対応しきれなくなり、また半導体集積回路
化も困難になる、という別の問題を生じることが判明し
た。
０．１μＦといった大きさになると、容量素子Ｃｆ１の
容量増大では対応しきれなくなり、また半導体集積回路
化も困難になる、という別の問題を生じることが判明し
た。
【００１６】本発明の目的は、半導体集積回路内に内蔵
可能な容量素子を用いて、演算増幅器による容量性負荷
のステップ駆動動作を安定化させる、という技術を提供
することにある。
可能な容量素子を用いて、演算増幅器による容量性負荷
のステップ駆動動作を安定化させる、という技術を提供
することにある。
【００１７】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１９】すなわち、差動入力段と高利得増幅段と出
力バッファ段を多段接続してなる演算増幅器にあって、
上記高利得増幅段の入出力間に容量素子を負帰還接続す
ることによって第１の位相補償回路を形成するととも
に、上記出力バッファ段の出力を増幅回路と容量素子を
介して上記高利得増幅回路の入力に負帰還させることに
よって第２の位相補償回路を形成する、というものであ
る。
力バッファ段を多段接続してなる演算増幅器にあって、
上記高利得増幅段の入出力間に容量素子を負帰還接続す
ることによって第１の位相補償回路を形成するととも
に、上記出力バッファ段の出力を増幅回路と容量素子を
介して上記高利得増幅回路の入力に負帰還させることに
よって第２の位相補償回路を形成する、というものであ
る。
【００２０】
【作用】上述した手段によれば、ミラー効果によって大
きく拡大された容量による位相補償が行われ、これによ
り負荷容量が大きくて、系全体が増幅器の開放利得で動
作する場合でも、その開放利得を確実に低く保つことが
できる。
きく拡大された容量による位相補償が行われ、これによ
り負荷容量が大きくて、系全体が増幅器の開放利得で動
作する場合でも、その開放利得を確実に低く保つことが
できる。
【００２１】これにより、半導体集積回路内に内蔵可能
な比較的小容量の容量素子を用いて、演算増幅器による
容量性負荷のステップ駆動動作を安定化させる、という
目的が達成される。
な比較的小容量の容量素子を用いて、演算増幅器による
容量性負荷のステップ駆動動作を安定化させる、という
目的が達成される。
【００２２】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。
【００２３】図１は本発明の技術が適用された演算増幅
器１の一実施例を示したものであって、１１は反転入力
（−）と非反転入力（＋）を有する差動入力段、１２は
その差動増幅段１１の出力を高利得で反転増幅する高利
得増幅段、１３はその高利得増幅段１２の出力を電圧利
得ゼロで出力増幅する出力バッファ段、２は液晶表示素
子などの容量性負荷、Ｖｂは入力バイアス電圧源であ
る。上述した差動増幅段１１、高利得増幅段１２、出力
バッファ段１３は順次多段接続されている。
器１の一実施例を示したものであって、１１は反転入力
（−）と非反転入力（＋）を有する差動入力段、１２は
その差動増幅段１１の出力を高利得で反転増幅する高利
得増幅段、１３はその高利得増幅段１２の出力を電圧利
得ゼロで出力増幅する出力バッファ段、２は液晶表示素
子などの容量性負荷、Ｖｂは入力バイアス電圧源であ
る。上述した差動増幅段１１、高利得増幅段１２、出力
バッファ段１３は順次多段接続されている。
【００２４】さらに、図１に示した増幅器１では、上記
に加えて、第１，第２の容量素子Ｃｆ１，Ｃｆ２および
中利得の非反転増幅回路１４がそれぞれ同一半導体集積
回路内に設けられている。
に加えて、第１，第２の容量素子Ｃｆ１，Ｃｆ２および
中利得の非反転増幅回路１４がそれぞれ同一半導体集積
回路内に設けられている。
【００２５】第１の容量素子Ｃｆ１は、上記高利得増幅
段１２の入出力間に接続されることにより第１の位相補
償回路を形成している。
段１２の入出力間に接続されることにより第１の位相補
償回路を形成している。
【００２６】第２の容量素子Ｃｆ２と増幅回路１４は、
上記出力バッファ段１３の出力を上記高利得増幅段１２
の入力に負帰還させることにより第２の位相補償回路を
形成する。このとき、増幅回路１４は出力バッファ段１
３の出力を増幅する。この増幅出力は第２の容量素子Ｃ
ｆ２を介して高利得増幅段１２の入力に帰還される。
上記出力バッファ段１３の出力を上記高利得増幅段１２
の入力に負帰還させることにより第２の位相補償回路を
形成する。このとき、増幅回路１４は出力バッファ段１
３の出力を増幅する。この増幅出力は第２の容量素子Ｃ
ｆ２を介して高利得増幅段１２の入力に帰還される。
【００２７】上述した演算増幅器１は、その出力ｏｕｔ
から入力ｉｎにかけられた負帰還によって、全体として
は、利得ゼロのボルテージフォロワ回路を形成してい
る。
から入力ｉｎにかけられた負帰還によって、全体として
は、利得ゼロのボルテージフォロワ回路を形成してい
る。
【００２８】次に、動作について説明する。
【００２９】図１において、演算増幅器１の内部には、
上述したように、第１および第２の２つの位相補償回路
がそれぞれ負帰還によって形成されている。
上述したように、第１および第２の２つの位相補償回路
がそれぞれ負帰還によって形成されている。
【００３０】図２は、図１に示した演算増幅器１の伝達
周波数と開放利得（ｄＢ）の関係を示す。
周波数と開放利得（ｄＢ）の関係を示す。
【００３１】同図に示すように、演算増幅器１の開放利
得は、第１のコーナー周波数ｆ１で下がりはじめ、第２
のコーナー周波数ｆ２でその下げ方を加速する。
得は、第１のコーナー周波数ｆ１で下がりはじめ、第２
のコーナー周波数ｆ２でその下げ方を加速する。
【００３２】ここで、第１のコーナー周波数ｆ１は次の
式で決定される。 ｆ１＝１／｛２π×Ａ２×（Ｃｆ１＋Ａ４×Ｃｆ２）×Ｚｏ１｝ 上式において、Ａ２は高利得増幅段１２での利得、Ａ４
は増幅回路１４での利得、Ｚｏ１は差動入力段の出力イ
ンピーダンスである。
式で決定される。 ｆ１＝１／｛２π×Ａ２×（Ｃｆ１＋Ａ４×Ｃｆ２）×Ｚｏ１｝ 上式において、Ａ２は高利得増幅段１２での利得、Ａ４
は増幅回路１４での利得、Ｚｏ１は差動入力段の出力イ
ンピーダンスである。
【００３３】上式のように、第１のコーナー周波数ｆ１
は、増幅回路１４の増幅動作によってミラー拡大された
容量（Ａ４×Ｃｆ２）により、低い周波数の方に大きく
シフトされている。これにともない、第２のコーナー周
波数ｆ２での開放利得は、負荷容量ＣＬの大小にかかわ
らず、ゼロｄＢによりも下に確実に引き下げられてい
る。
は、増幅回路１４の増幅動作によってミラー拡大された
容量（Ａ４×Ｃｆ２）により、低い周波数の方に大きく
シフトされている。これにともない、第２のコーナー周
波数ｆ２での開放利得は、負荷容量ＣＬの大小にかかわ
らず、ゼロｄＢによりも下に確実に引き下げられてい
る。
【００３４】これにより、負荷容量ＣＬが大きくて、系
全体が増幅器の開放利得で動作する場合でも、その開放
利得を確実に低く保つことができる。
全体が増幅器の開放利得で動作する場合でも、その開放
利得を確実に低く保つことができる。
【００３５】これにより、半導体集積回路内に内蔵可能
な容量素子を用いて、演算増幅器による容量性負荷のス
テップ駆動動作を安定化させることができるようにな
る。したがって、液晶表示素子の駆動を行う場合には、
その液晶の表示を鮮明に保つことができる。
な容量素子を用いて、演算増幅器による容量性負荷のス
テップ駆動動作を安定化させることができるようにな
る。したがって、液晶表示素子の駆動を行う場合には、
その液晶の表示を鮮明に保つことができる。
【００３６】図３は上述した演算増幅器１の詳細な回路
実施例を示す。同図において、差動入力段１１は、ｐｎ
ｐバイポーラ・トランジスタＱ１，Ｑ２、ｎｐｎバイポ
ーラ・トランジスタＱ３，Ｑ４、定電流源Ｉ１によって
形成される。この場合、ｐｎｐバイポーラ・トランジス
タＱ１とＱ２は定電流源Ｉ１を介してエミッタ結合され
ることにより差動回路を形成し、ｎｐｎバイポーラ・ト
ランジスタＱ３，Ｑ４はカレントミラー回路を形成す
る。この差動入力段１１の出力は電流出力側トランジス
タＱ４のコレクタから取り出されて高利得増幅段１２に
入力される。
実施例を示す。同図において、差動入力段１１は、ｐｎ
ｐバイポーラ・トランジスタＱ１，Ｑ２、ｎｐｎバイポ
ーラ・トランジスタＱ３，Ｑ４、定電流源Ｉ１によって
形成される。この場合、ｐｎｐバイポーラ・トランジス
タＱ１とＱ２は定電流源Ｉ１を介してエミッタ結合され
ることにより差動回路を形成し、ｎｐｎバイポーラ・ト
ランジスタＱ３，Ｑ４はカレントミラー回路を形成す
る。この差動入力段１１の出力は電流出力側トランジス
タＱ４のコレクタから取り出されて高利得増幅段１２に
入力される。
【００３７】高利得増幅段１２は、ｎｐｎバイポーラ・
トランジＱ５、レベルシフト用のダイオードＱ６，Ｑ
７、定電流源Ｉ２によって形成される。トランジスタＱ
５はエミッタ接地増幅回路として中利得の反転増幅動作
を行い、ダイオードＱ６，Ｑ７はその増幅出力を電源電
位Ｖｃｃ側にレベルシフトする。トランジスタＱ５のコ
レクタとベース間には、第１の位相補償回路を形成する
容量素子Ｃｆ１が接続されている。
トランジＱ５、レベルシフト用のダイオードＱ６，Ｑ
７、定電流源Ｉ２によって形成される。トランジスタＱ
５はエミッタ接地増幅回路として中利得の反転増幅動作
を行い、ダイオードＱ６，Ｑ７はその増幅出力を電源電
位Ｖｃｃ側にレベルシフトする。トランジスタＱ５のコ
レクタとベース間には、第１の位相補償回路を形成する
容量素子Ｃｆ１が接続されている。
【００３８】出力バッファ段１３は、ｎｐｎバイポーラ
・トランジスタＱ８とｐｎｐバイポーラ・トランジスタ
Ｑ９によって形成される。トランジスタＱ８はそのコレ
クタが電源電位Ｖｃｃ側に接続されることにより、トラ
ンジスタＱ９はそのてコレクタが基準電位に接続される
ことにより、それぞれコレクタ接地増幅回路として動作
する。この２つのバイポーラ・トランジスタＱ８，Ｑ９
の共通エミッタが出力端子（ｏｕｔ）に接続されてい
る。
・トランジスタＱ８とｐｎｐバイポーラ・トランジスタ
Ｑ９によって形成される。トランジスタＱ８はそのコレ
クタが電源電位Ｖｃｃ側に接続されることにより、トラ
ンジスタＱ９はそのてコレクタが基準電位に接続される
ことにより、それぞれコレクタ接地増幅回路として動作
する。この２つのバイポーラ・トランジスタＱ８，Ｑ９
の共通エミッタが出力端子（ｏｕｔ）に接続されてい
る。
【００３９】容量素子Ｃｆ２と共に第２の位相補償回路
を形成する増幅回路１４は、ｎｐｎバイポーラ・トラン
ジスタＱ１０，Ｑ１１，Ｑ１２、抵抗Ｒ１、定電流源Ｉ
３，Ｉ４によって形成される。この場合、トランジスタ
Ｑ１０とＱ１１は定電流源Ｉ４を介してエミッタ結合さ
れることにより差動増幅回路を形成する。しかし、コレ
クタ負荷抵抗Ｒ１は片方のトランジスタＱ１０だけに接
続されていて、非反転出力だけが取り出されるようにな
っている。また、一方のトランジスタＱ１１のベースは
出力端子（ｏｕｔ）に接続され、他方のトランジスタＱ
１０のベースには差動入力段１１と共通のバイアス電圧
源Ｖｂに接続されている。この増幅回路１４の出力は、
他方のトランジスタＱ１０のコレクタから、トランジス
タＱ１２と定電流源Ｉ３によるエミッタフォロワを介し
て取り出され、容量素子Ｃｆ２を介して上記高利得増幅
段１２の入力すなわちＱ５のベースに帰還されるように
なっている。
を形成する増幅回路１４は、ｎｐｎバイポーラ・トラン
ジスタＱ１０，Ｑ１１，Ｑ１２、抵抗Ｒ１、定電流源Ｉ
３，Ｉ４によって形成される。この場合、トランジスタ
Ｑ１０とＱ１１は定電流源Ｉ４を介してエミッタ結合さ
れることにより差動増幅回路を形成する。しかし、コレ
クタ負荷抵抗Ｒ１は片方のトランジスタＱ１０だけに接
続されていて、非反転出力だけが取り出されるようにな
っている。また、一方のトランジスタＱ１１のベースは
出力端子（ｏｕｔ）に接続され、他方のトランジスタＱ
１０のベースには差動入力段１１と共通のバイアス電圧
源Ｖｂに接続されている。この増幅回路１４の出力は、
他方のトランジスタＱ１０のコレクタから、トランジス
タＱ１２と定電流源Ｉ３によるエミッタフォロワを介し
て取り出され、容量素子Ｃｆ２を介して上記高利得増幅
段１２の入力すなわちＱ５のベースに帰還されるように
なっている。
【００４０】この演算増幅器１では、第２の位相補償回
路を形成する増幅回路１４を差動入力形式にしたことに
より、その増幅回路１４の直流バイアス点を任意に設定
することができるようになっている。
路を形成する増幅回路１４を差動入力形式にしたことに
より、その増幅回路１４の直流バイアス点を任意に設定
することができるようになっている。
【００４１】図４は本発明の演算増幅器１を用いて構成
される液晶ドライバの実施例を示す。同図に示す液晶ド
ライバは、抵抗列Ｒ，Ｒ，Ｒ，・・・によって段階的に
異なる複数の電圧を生成する電圧分割回路４、この電圧
分割回路４の出力電圧を電圧ごとに出力するためのボル
テージフォロワ回路を形成する演算増幅器１、この複数
の演算増幅器１の出力をスイッチ選択して液晶表示素子
に与える選択回路３によって構成されている。２は容量
性負荷であって、ここではその負荷２として液晶表示素
子が接続される。
される液晶ドライバの実施例を示す。同図に示す液晶ド
ライバは、抵抗列Ｒ，Ｒ，Ｒ，・・・によって段階的に
異なる複数の電圧を生成する電圧分割回路４、この電圧
分割回路４の出力電圧を電圧ごとに出力するためのボル
テージフォロワ回路を形成する演算増幅器１、この複数
の演算増幅器１の出力をスイッチ選択して液晶表示素子
に与える選択回路３によって構成されている。２は容量
性負荷であって、ここではその負荷２として液晶表示素
子が接続される。
【００４２】この液晶ドライバでは、上述したように、
負荷容量ＣＬが大きくて、系全体が増幅器１の開放利得
で動作するような場合があっても、その開放利得を確実
に低く保つことができるため、リンギング等が抑制され
て、安定かつ鮮明な表示を行わせることができる。
負荷容量ＣＬが大きくて、系全体が増幅器１の開放利得
で動作するような場合があっても、その開放利得を確実
に低く保つことができるため、リンギング等が抑制され
て、安定かつ鮮明な表示を行わせることができる。
【００４３】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４４】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である液晶
ドライバに適用した場合について説明したが、それに限
定されるものではなく、たとえばバイモルフなどの容量
性負荷の駆動にも適用できる。
てなされた発明をその背景となった利用分野である液晶
ドライバに適用した場合について説明したが、それに限
定されるものではなく、たとえばバイモルフなどの容量
性負荷の駆動にも適用できる。
【００４５】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００４６】すなわち、半導体集積回路内に内蔵可能な
比較的小容量の容量素子を用いて、演算増幅器による容
量性負荷のステップ駆動動作を安定化させることができ
る、という効果が得られる。
比較的小容量の容量素子を用いて、演算増幅器による容
量性負荷のステップ駆動動作を安定化させることができ
る、という効果が得られる。
【図１】本発明の技術が適用された演算増幅器の実施例
を示す回路図
を示す回路図
【図２】図１に示した演算増幅器の伝達周波数と開放利
得（ｄＢ）の関係を示す特性図
得（ｄＢ）の関係を示す特性図
【図３】図１に示した演算増幅器の詳細な回路実施例を
示す図
示す図
【図４】本発明の演算増幅器を用いて構成される液晶ド
ライバの実施例を示すブロック図
ライバの実施例を示すブロック図
【図５】従来の演算増幅器の第１の構成例を示す。
【図６】従来の演算増幅器の第２の構成例を示す。
【図７】図５に示した演算増幅器の伝達周波数と開放利
得（ｄＢ）の関係を示す特性図
得（ｄＢ）の関係を示す特性図
１ 演算増幅器 １１ 差動入力段 １２ 高利得増幅段 １３ 出力バッファ段 １４ 増幅回路 Ｃｆ１，Ｃｆ２ 容量素子 ２ 容量性負荷 ＣＬ 負荷容量 ３ 選択回路 ４ 電圧分割回路
Claims (3)
- 【請求項１】 差動入力段と高利得増幅段と出力バッフ
ァ段とからなる多段増幅回路と、上記高利得増幅段の入
出力間に容量素子を負帰還接続することによって形成さ
れる第１の位相補償回路と、上記出力バッファ段の出力
を増幅回路と容量素子を介して上記高利得増幅回路の入
力に負帰還させることにより形成される第２の位相補償
回路とを設けたことを特徴とする演算増幅器。 - 【請求項２】 第２の位相補償回路を形成する増幅回路
は差動入力を有していて、その一方の入力が直流バイア
スされることを特徴とする請求項１に記載の演算増幅
器。 - 【請求項３】 段階的に異なる複数の電圧を生成する電
圧分割回路と、この電圧分割回路の出力電圧を電圧ごと
に出力する複数のボルテージフォロワ回路と、この複数
のボルテージフォロワ回路の出力をスイッチ選択して液
晶表示素子に与える選択回路とを備えた液晶ドライバで
あって、上記ボルテージフォロワ回路は、差動入力段と
高利得増幅段と出力バッファ段とからなる多段増幅回路
と、上記高利得増幅段の入出力間に容量素子を負帰還接
続することによって形成される第１の位相補償回路と、
上記出力バッファ段の出力を増幅回路と容量素子を介し
て上記高利得増幅回路の入力に負帰還させることにより
形成される第２の位相補償回路とを有することを特徴と
する液晶ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28534194A JP3530924B2 (ja) | 1994-11-18 | 1994-11-18 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28534194A JP3530924B2 (ja) | 1994-11-18 | 1994-11-18 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148944A true JPH08148944A (ja) | 1996-06-07 |
| JP3530924B2 JP3530924B2 (ja) | 2004-05-24 |
Family
ID=17690305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28534194A Expired - Fee Related JP3530924B2 (ja) | 1994-11-18 | 1994-11-18 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3530924B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
| WO2002099519A1 (en) * | 2001-06-04 | 2002-12-12 | Nec Corporation | Transistor operating point setting method and circuit thereof, signal component value modification method, and active matrix liquid crystal display apparatus |
| JP2007195189A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | 入れ子状のトランスインピーダンス増幅器 |
| JP2008152289A (ja) * | 2008-02-25 | 2008-07-03 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| EP2506443A1 (en) * | 2011-03-31 | 2012-10-03 | Nxp B.V. | Receiver comprising amplifier with Miller effect feedback |
| US9893689B2 (en) | 2016-06-24 | 2018-02-13 | Stmicroelectronics S.R.L. | System and method for a multistage operational amplifier |
-
1994
- 1994-11-18 JP JP28534194A patent/JP3530924B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
| WO2002099519A1 (en) * | 2001-06-04 | 2002-12-12 | Nec Corporation | Transistor operating point setting method and circuit thereof, signal component value modification method, and active matrix liquid crystal display apparatus |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| JP2007195189A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | 入れ子状のトランスインピーダンス増幅器 |
| JP2008152289A (ja) * | 2008-02-25 | 2008-07-03 | Nec Corp | アクティブマトリクス型液晶表示装置 |
| EP2506443A1 (en) * | 2011-03-31 | 2012-10-03 | Nxp B.V. | Receiver comprising amplifier with Miller effect feedback |
| US8571504B2 (en) | 2011-03-31 | 2013-10-29 | Nxp, B.V. | Receiver |
| US9893689B2 (en) | 2016-06-24 | 2018-02-13 | Stmicroelectronics S.R.L. | System and method for a multistage operational amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3530924B2 (ja) | 2004-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100194311B1 (ko) | 고이득 증폭 회로 | |
| US6710654B2 (en) | Bipolar class AB folded cascode operational amplifier for high-speed applications | |
| JPH09260974A (ja) | 増幅回路 | |
| US4692711A (en) | Current mirror circuit | |
| JP3530924B2 (ja) | 演算増幅器 | |
| US7015756B1 (en) | Push-pull buffer/amplifier | |
| JPH11205047A (ja) | 光受信器用トランスインピーダンスアンプ | |
| JPH10190375A (ja) | 演算増幅回路 | |
| US6265908B1 (en) | Low voltage balun circuit | |
| US5886577A (en) | Apparatus for efficient current amplification | |
| JPH11346125A (ja) | Ｓｒｐｐ回路 | |
| US4330755A (en) | Power-amplifying circuit | |
| US4123723A (en) | Transistor amplifier circuit | |
| JP2509462Y2 (ja) | 増幅器 | |
| JP3091047B2 (ja) | 光信号増幅回路 | |
| JPH03154508A (ja) | 増幅器回路 | |
| JP2665072B2 (ja) | 増幅回路 | |
| JP3414454B2 (ja) | アンプのバイアス回路 | |
| JP3150002B2 (ja) | 出力回路 | |
| JP2548419B2 (ja) | 増幅回路 | |
| JP3146088B2 (ja) | 可変リアクタンス回路 | |
| JP3837263B2 (ja) | 半導体集積回路 | |
| JPS6123851Y2 (ja) | ||
| JP3309878B2 (ja) | アンプ | |
| KR830001979B1 (ko) | 전력 증폭 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040205 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |