【発明の詳細な説明】
高利得共通エミッタの出力ステージ発明の背景
1．発明の技術分野
本発明は、アナログ回路用の出力ステージに関し、特に増幅器用の出力ステー
ジに関する。
2．関連の技術
増幅器は一般に知られており、単独のアナログ回路およびモノリシック集積回
路（IC）に使用される。増幅器の原理に関する詳細は、例えば、1973年マグロー
ヒル社刊行のMalvino，Electronic Principlesを参照されたい。多くの場合増幅
器は複数ステージを含んでいる。これらのステージは、例えば、次に出力ステー
ジが続く１ステージ以上の増幅ステージを含むものである。出力ステージが果た
す機能の一つは、適切な出力インピーダンスを供給することである。出力ステー
ジに増幅機能も備わればいっそう望ましい。
図１は、従来の増幅器の出力ステージ100の略図である。出力ステージ100には
、第１のトランジスタ(Q1)102と、第２のトランジスタ(Q2)104が含まれる。第１
と第２のトランジスタ102、104のエミッタは、まとめて接続されており、供給電
圧(VCC)を受け取る。この理由で、出力ステージは共通エミッタ（common-emitte
r）構成を有するともいわれる。第１と第２のトランジスタ102と104のベースは
、共通に接続されている。第１のトランジスタ102のコレクタは、信号電流源(iS
)106に接続され、また第１と第２のトランジスタ102と104に共通接続されたベー
スにも接続されている。信号電流源(iS)106は、アース(GND)に連結されている。
第２のトランジスタ104のコレクタは、貞荷抵抗RLを介してアース(GND)に連結さ
れている。出力電圧(VOUT)は、第２のトランジスタ104のコレクタから得られる
。
従来の出力ステージ100は、同出力ステージ100への入力として働く信号電流源
(iS)106によって駆動される。コレクタ電流(IC)を生成すると、出力ステージ
100は信号電流源(iS)106を利得量だけ増幅する。利得量は、エミッタ領域率、す
なわち第２のトランジスタ104のエミッタ領域を第１のトランジスタ102のエミッ
タ領域で割った比率(領域Q2/領域Q1)によって決められる。出力ステージは、コ
レクタ電流(IC)と負荷抵抗(RL)108との積として出力電圧(VOUT)を生成する。結
果として生じる合成出力電圧(VOUT)は、供給電圧(VCC)の一つの飽和電圧(VEC)範
囲内で最大出力まで変動することができる。
従来の出力ステージ100に関する一つの問題点は、同出力ステージが与える利
得が実際面でかなり制限されることである。具体的に言えば、第１のトランジス
タ102の領域またはサイズを、ある所定の最小トランジスタのサイズよりも小形
にできないことである。さらに、領域の拡大に伴う速度の遅延を仮定した場合、
第２のトランジスタ104の領域またはサイズも、装置の速度要件によって制限さ
れる。従って、大きな利得が望ましいときでも、従来の出力ステージ100に関し
ては、制限された不十分な利得だけしか実用にならない。
従って、増幅器の出力ステージに関しては、高速動作を妨げないで大きな利得
を産出する必要がある。発明の概要
本発明は、概して、増幅器用の高利得共通エミッタ出力ステージに関する。本
発明による出力ステージすなわち増幅器は、バイアス条件を安定に保ったままで
、供給利得が指数的に急増するため有利である。
第１の実施形態において、本発明による増幅器回路の出力ステージは、ベース
とエミッタとコレクタを有し、エミッタが第１の抵抗器を介して第１の電位に接
続され、コレクタが第２の抵抗器とバイアス電流源との直列接続を介して第２の
電位に接続され、ベースが第２の抵抗器とバイアス電流との間に接続された第１
のトランジスタと、ベースとエミッタとコレクタを有し、エミッタが第１の電位
に接続され、コレクタが負荷素子を介して第２の電位に接続され、ベースが前記
第１のトランジスタのコレクタに接続された第２のトランジスタと、増幅すべき
電流信号を供給する信号電流源とを備える。本発明による出力ステージは、バイ
アス条件を安定に保ったままで、供給利得が指数的に急増するため有利である。
出力ステージは、静止状態の間は節電効果があるため、電力の観点からも効率的
に動作する。
第２の実施形態において、第１と第２の入力電圧間の差電圧を増幅して出力電
圧を生成する増幅器には、第１と第２の入力電圧を受取って相補電流信号を生成
する第１のバッファ回路と、相補電流信号を受信して第１と第２の入力電圧の差
電圧の増幅バージョンである出力電圧を出力する電流増幅回路と、を具備し、前
記電流増幅回路が相補回路を備える。相補回路は、第１のバッファ回路に接続さ
れた第１と第２の回路を含む。第１の回路には、ベースとエミッタとコレクタを
有し、エミッタが第１の抵抗器を介して第１の電位に接続され、コレクタが第２
の抵抗器と第１のバイアス電流源との直列接続を介して第２の電位に接続され、
ベースが第２の抵抗器と第１のバイアス電流源との間に接続された第１のトラン
ジスタと、ベースとエミッタとコレクタを有し、エミッタが第１の電位に接続さ
れ、コレクタがそこから出力電圧が得られる出力端子に接続され、ベースが第１
のトランジスタのコレクタに接続された第２のトランジスタと、が含まれる。第
２の回路には、ベースとエミッタとコレクタを有し、エミッタが第３の抵抗器を
介して第２の電位に接続され、コレクタが第４の抵抗器と第２のバイアス電流源
との直列接続を介して第１の電位に接続され、ベースが第４の抵抗器と第２のバ
イアス電流源との間に接続され、かつコレクタが第２の相補回路信号を受信する
ため接続された第３のトランジスタと、ベースとエミッタとコレクタを有し、エ
ミッタが第２の電位に接続され、コレクタが出力端子に接続され、ベースが第３
のトランジスタのコレクタに接続された第４のトランジスタとが含まれる。増幅
器は、出力端子と第２の入力電圧との間に連結されたフィードバックネットワー
クをさらに包含できる。
本発明による増幅器または増幅器用出力ステージの利点には、安定したバイア
ス条件を維持しながら利得の向上と、限度一杯の電圧スイング、および省電力機
能が含まれる。本発明の他の態様と利点は、本発明の主要部を例示するため添付
の図面と関連した以下の詳細な説明から明らかにされるであろう。図面の簡単の説明
本発明は添付図面と関連した以下の詳細な説明によって容易に理解されるであ
ろう。図面において同様な参照符合は同様な構成要素を示す。
図１は、従来増幅器の出力ステージの略図を示す。
図２は、本発明の第１の実施形態による増幅器の出力ステージの略図を示す。
図３は、本発明の第２の実施形態による相補出力ステージの略図を示す。
図４は、本発明の第３の実施形態による出力ステージの略図を示す。
図５は、本発明の第４の実施形態による出力ステージの略図を示す。発明の詳細な説明
本発明は、増幅器用の高利得共通エミッタ出力ステージに関する。本発明によ
る出力ステージは、バイアス条件を安定に保ったままで、供給利得が指数的であ
るため有利である。
本発明の実施形態を、図２〜５を参照して以下に述べる。
しかし、当業者には、これらの図面に関して以下に詳述される内容が実施形態の
域を超えたものであっても、それは単に例示目的にすぎないことが容易に理解さ
れよう。
図２は、本発明の第１の実施形態による増幅器の出力ステージ200の略図を示
す。出力ステージ200には、第１のトランジスタ(Q1)202と第２のトランジスタ(Q2
)204とが含まれる。第１と第２のトランジスタ202、204のエミッタは、まとめ
て供給電圧(VCC)に接続されるゆえに、出力ステージ200は共通エミッタ構成を有
するといわれている。しかし、第２のトランジスタ204は、直接に供給電圧(VCC)
に接続されるが、第１のトランジスタ202は、供給電圧(VCC)に第１の抵抗器(R1)
206を介して接続される。
第１のトランジスタ202のコレクタは、第２の抵抗器(R2)208とバイアス電流源
(IB)210との直列接続を介してアース(GND)に接続されている。より詳細には、第
１のトランジスタ202のコレクタは、第２の抵抗器208の第１の側に接続され、バ
イアス電流源(IB)210は第２の抵抗器208の第２の側とアース(GND)との間に接続
されている。バイアス電流源(IB)210と第２の抵抗器208の第２の側との接続はノ
ード212で連結される。第１のトランジスタ202のベースも、ノード212に接続さ
れている。第１のトランジスタ202のコレクタも、信号電流源(iS)214に接続され
ている。すなわち、信号電流源(iS)214は第１のトランジスタ202の
コレクタとアース(GND)との間に接続されている。信号電流源(iS)214は、直流成
分(iS(DC))と交流成分(iS(AC))とを含む。直流成分はバイアス目的のため静止状
態の間でも存在する。交流成分は、増幅かつ出力される入力電流信号である。
第２のトランジスタ204に関して、第２のトランジスタ204のベースは第１のト
ランジスタ202のコレクタ(これは信号電流源(iS)214に接続される)に接続され、
第２のトランジスタ204のコレクタは、負荷抵抗(RL)216を介してアース(GND)に
連結されている。出力電圧(VOUT)は、第２のトランジスタ204のコレクタから得
ることができる。特に、出力電圧(VOUT)は、以下の式１に基づいて決定される。
これによる合成出力電圧(VOUT)は、供給電圧(VCC)の一つの飽和電圧(VEC)の範囲
内で最大出力まで変動することができる。
第２のトランジスタ204のコレクタからコレクタ電流(IC)を生成するとき、出
力ステージ200は、信号電流源(iS(AC))214を利得量だけ増幅する。利得量は以下
の式２によって求められる。
式中、VTはVT=kT/qで求められる熱電圧を表し、ｋはボルツマン定数、Tは温度
(ケルビン絶対温度単位)、qは電子の帯電規模、ISZは第２のトランジスタ(Q2)20
4の逆飽和電流を示す。
上記の式(２)から明らかなように、出力ステージ200は高電流利得を供給する
。すなわち、第１の抵抗器(R1)206は、信号電流源(iS)214に応答して高電流利得
を生じる。一方、第２の抵抗器(R2)208はバイアス条件を安定化する。第１の抵
抗器(R1)206の両端電圧が、第２のトランジスタ204のエミッタ−ベース接合部に
印加された電圧を増大する一方で、第２の抵抗器(R2)208の両端電圧が同電圧を
低減することに注目すべきである。静止状態(すなわち，(iS(AC)=O)の下で第１
と第２の抵抗器206、208の両端電圧を降下させることは、第１と第２の抵抗
器206、208の作用を無効にするのと等しく、したがってバイアス条件を安定化す
る。第１と第２の抵抗器206、208を通過する電流が等しくないと仮定すると、第
１と第２の抵抗器206、208の値(例えば、オーム)は、典型的には等価でなくなる
。モノリシックIC抵抗器を使用することにより、この等電圧条件は、抵抗器のマ
ッチングを用いて容易に制御される。第１と第２の抵抗器206、208の両端電圧降
下が基本的に等しい場合、第１のトランジスタ(Q1)のエミッタ−ベース電圧のみ
が第２のトランジスタ(Q2)のエミッタ−ベース接合部に印加され、モノリシック
プロセス固有のトランジスタマッチングが結果として生じるバイアス条件を十分
に予知できるようにする。すなわち、第１と第２の抵抗器206、208両端の電圧降
下が基本的に等しい場合、第２のトランジスタ(Q2)のエミッタ−ベース接合部に
対して第１と第２の抵抗器206、208に起因する電圧効果の重大な影響は全然ない
。
信号駆動条件の下で、信号電流源(iS(AC))214は、第１の抵抗器(R1)206両端の
電圧降下を増大して第２のトランジスタ(Q2)204内に指数的関連の急増電流変化
を生じさせる。式(2)参照。信号電流源(iS)214が第２の抵抗器(R2)208内を流れ
ず、バイアス電流源(IB)210によって作られた効果を打ち消すような事態を招来
することに注目されたい。
第１と第２の抵抗器206、208両端の電圧降下を実質的に等しくすることが望ま
しいが、等しい電圧条件を意図的に正確に満たさない場合がある。特に、電圧の
一方を他方より小さくまたは大きくすると、第２のトランジスタ(Q2)204によっ
て伝導された静止コレクタ電流(IC)の温度係数が、温度依存バイアスに望ましい
ように変化される。このような場合は、第２のトランジスタ(Q2)204のエミッタ
−ベース電圧と比較して電圧降下の差を少なく保つと、適切に予知できる静止バ
イアスを保持できる。
本発明による出力ステージ200の別の利点は、回路の固定バイアス電流源(IB)2
10が一定に保たれているため、信号電流源(iS)214の極端な信号変動状態の下で
も第２のトランジスタ(Q2)204か決してオフにされないように確保されることで
ある。換言すると、バイアス電流源(IB)210は、信号電流源(iS)214がゼロになっ
たときでも、第２のトランジスタ(Q2)204が確実にバイアスをかけられ
ているように保持する。これとは対称的に、図１に示した従来の出力ステージ10
0の場合は、信号電流源iSがゼロになるとトランジスタ(Q2)104はオフにされる。
トランジスタのこのようなオフは、帯域幅を劣化させ歪みを生じるために望まし
くない。
図３は、本発明の第２の実施形態による相補出力ステージ300の略図である。
この第２の実施形態において、差動入力電圧(V1-V2)が増幅かつ出力される。出
力ステージ300には、入力ダイヤモンドフォロワ回路302と電流増幅器回路304が
含まれる。
入力ダイヤモンドフォロワ302は、相補入力電圧V1とV2を受け取って、相補電
流信号を電流増幅器回路304に供給する。電流増幅器回路304は相補電流信号を受
信しこの相補電流信号を増幅して出力電圧(VOUT)を出力する。
入力ダイヤモンドフォロワ302には、第１のトランジスタ(Q1)306と第２のトラ
ンジスタ(Q2)310が含まれる。第１のトランジスタ306のベースは、入力電圧V1を
受取り、第１のトランジスタ306のコレクタは、電流源(IC)308に接続され、この
電流源(IC)308は正の給電源(VCC)に接続されるが、この第１のトランジスタ306
のコレクタは、負の給電源(VEE)にも連結されている。第２のトランジスタ310の
ベースは入力電圧V1を受取り、第２のトランジスタ310のコレクタは正の給電源(
VCC)に接続され、第２のトランジスタ310のエミッタは、電流源(IC)312に接続さ
れ、この電流源(IC)312は負の給電源(VEE)に接続される。この第２の実施形態に
おける第１のトランジスタ(Q1)306はPNP型トランジスタで、第２のトランジスタ
(Q2)310はNPN型トランジスタである。
入力ダイヤモンドフォロワ302には、第３のトランジスタ(Q3)314と第４のトラ
ンジスタ(Q4)316が含まれる。入力電圧V2は、第３のトランジスタ(Q3)314と第４
のトランジスタ(Q4)316の共通に接続されたエミッタに連結されている。第３の
トランジスタ314のベースは第１のトランジスタ306のエミッタに接続され、第４
のトランジスタ316のベースは、第２のトランジスタ310のエミッタに接続されて
いる。入力ダイヤモンドフォロワ302は２つの出力(相補)を電流増幅回路304に供
給する。第１の出力は第３のトランジスタ314のコレクタからの出力で、第２の
出力は第４のトランジスタ316のコレクタからの出力である。図２に示し
た第１の実施形態と比較して、入力ダイヤモンドフォロワ302からの第１と第２
の出力信号は信号電流源(iS)214に代わっている。
電流増幅回路304は入力ダイヤモンドフォロワ302に連結されて、このフォロワ
から２つの出力(相補)を受け取る。電流増幅回路304は相補形の設計であるため
、図２に示した非相補形設計の回路はこの実施形態で基本的に２倍に見える。
電流増幅回路304の一つの相補部分には、第５のトランジスタ(Q5)318と第６の
トランジスタ(Q6)320が含まれる。この実施形態では、第５と第６のトランジス
タ318と320は、PNP型のトランジスタである。第５のトランジスタ318のエミッタ
は第１の抵抗器(R1a)322を介して正の給電源(VCC)に連結されている。第５と第
６のトランジスタ318と320のベースは、まとめて接続されている。第５のトラン
ジスタ318のコレクタは、入力ダイヤモンドフォロワ302の第３のトランジスタ31
4から第１の出力信号を受信する。第５のトランジスタ318のコレクタは、また第
２の抵抗器(R2a)324とバイアス電流源(IBa)326との直列接続に接続されている。
バイアス電流源(IBa)326は負の給電源(VEE)に接続されている。第２の抵抗器(R2 a
)324とバイアス電流源(IBa)326の接続は、ノード328にて行われる。ノード328
は第５と第６のトランジスタ318、320の共通に接続されたベースに接続してある
。第６のトランジスタ320のエミッタは、正の給電源(VCC)に直接に接続され、第
６のトランジスタ320のコレクタは、出力電圧VOUTを出力する出力端子に接続さ
れている。
電流増幅回路304の他の相補部分には、第７のトランジスタ(Q7)330と第８のト
ランジスタ(Q8)332が含まれる。この実施形態では、第７と第８のトランジスタ3
30と332とはNPN型のトランジスタである。第７のトランジスタ330のエミッタは
第１の抵抗器(R1b)334を介して負の給電源(VEE)に連結されている。第７と第８
のトランジスタ330と332のベースはまとめて接続されている。第７のトランジス
タ330のコレクタは、入力ダイヤモンドフォロワ302の第４のトランジスタ316か
ら第２の出力信号を受信する。第７のトランジスタ330のコレクタは、また第２
の抵抗器(R2b)336とバイアス電流源(IBb)338との直列接続に接続されている。次
にバイアス電流源(IBb)338は正の給電源(VCC)に接続されている。第２の抵抗器(
R2b)336とバイアス電流源(IBb)338との直列接続はノード340にて
行われる。ノード340は、第７と第８のトランジスタ330、332のベースに接続さ
れている。第８のトランジスタ332のエミッタは負の給電源(VEE)に直接に接続さ
れ、第８のトランジスタ332のコレクタは出力電圧VOUTを出力する出力端子に接
続されている。
出力ステージ200、300の出力インピーダンスは、共通エミッタ出力ステージに
関連する他の制約である。上述した第１と第２の実施形態に関して、出力端子に
おけるトランジスタのコレクタの高インピーダンスは、出力ステージを負荷作用
に対し非常に影響され易くする。それ故に、本発明による出力ステージには、フ
ィードバックネットワークをさらに組込んで、トランジスタのコレクタにおける
出力インピーダンスを低減する。出力端子からのフィードバックを利用すること
によって、出力ステージは負荷作用に対して影響されなくなる。
フィードバックネットワークの一つの例は、出力端子から、入力電圧V2を受け
る入力端子にの直接接続である。このような直接接続は直結フィードバックを生
成してVOUTをV1に追従させる。どのような出力の負担誤差も入力電圧V1と、V2と
の間の差を生成して電流増幅回路304に補正駆動させることによって負担誤差を
除去する。
しかし、実際問題として、フィードバックネットワークには、出力ステージの
出力スイング機能(すなわち、ダイナミックレンジ)を完全に実現するため１未満
のフィードバックファクタが必要である。一般にトランジスタ320と332(Q6とQ8
）はそれぞれの電源の飽和電圧の範囲内でスイングすることができる。しかしフ
ィードバックネットワークの直接接続型を用いれば、電圧スイング(すなわち、
ダイナミックレンジ)は入力ダイヤモンドフォロワ302(大きな電圧変動は与えな
い)によって制限される。従って、１以上の)閉じループ利得(すなわち、１以内
のフィードバックファクタ)の設定によって、入力ダイヤモンドフォロワ302への
入力に加えられるより大きな電圧に出力をスイングさせることが可能である。
図４は、本発明の第３の実施形態による出力ステージ400の略図である。出力
ステージ400は、図３に示した第３の実施形態に、入力ダイヤモンドフォロワ302
と電流増幅器回路304とが設けてある点で類似している。しかし、出力ステージ4
00にはフィードバック回路402がさらに加えられている。フィードバック回路
402は、出力電圧(VOUT)用の出力端子にあるノード342とノード404にある第２の
入力電圧V2との間に連結されている。フィードバック回路402は、分圧器を備え
る。分圧器には、ノード404とアース(GND)との間に接続された第１のフィードバ
ック抵抗器(Rf1)406と、ノード404とノード342との間に接続された第２のフィー
ドバック抵抗器(Rf2)408とが備わっている。閉じループ利得が第１と第２のフィ
ードバック抵抗器406と408の数値によって数値が１より大きくなるように設定さ
れる。
フィードバック抵抗器406と408に対する数値の選択は、出力ステージ400の特
定用途に伴って変化する。さらに、フィードバック抵抗器406と408に対する数値
の選択には、両立し得ない事項間のトレードオフが関与する。トレードオフは、
僅かな抵抗値を用いて多量の電流(従って電力)が利用できる一方で、高抵抗値を
用いてもDCのオフセットエラーに問題が含まれるなどの例を指す。さらに具体的
には、帰還回路402のフィードバック抵抗器406と408が出力端子からフィードバ
ック電流を引き出し、電力効率の検討事項でフィードバック抵抗器406と408を僅
少値に設定させないようにする。しかし、これらのフィードバック抵抗器406と4
08は、一方でトランジスタ314と316(Q3、Q4)に対してエミッタの負のフィードバ
ック帰還作用を行い、電流増幅器回路304を駆動するために、これらのトランジ
スタ314と316に電流を供給しなければならない。従って、これらのトランジスタ
314と316を用いて高利得を実現するは、フィードバック抵抗器406と408(Rf1、Rf 2
)の抵抗値を小さくする必要がある。
このトレードオフが、抵抗値に関し容認される妥協によって解決されない場合
には、付加バッファを設けてフィードバック電流と各ステージの利得を独自に制
御可能にする。図５は、本発明の第４の実施形態による出力ステージ500の略図
である。第４の実施形態は、付加バッファの設置を除いて、図４に示す第３の実
施形態とほぼ同じである。出力ステージ500において、(第１の)入力ダイヤモン
ドフォロワ302、出力バッファ304、およびフィードバック回路402が含まれる以
外に、出力ステージ500は第２の入力ダイヤモンドフォロワ502をさらに含む。
第２の入力ダイヤモンドフォロワ502は、第１の入力ダイヤモンドフォロワ302
と帰還回路402の間に接続されている。第２の入力ダイヤモンドフォロワ502に
は、トランジスタ(Q1b)504、およびトランジスタ(Q2b)508が含まれる。トランジ
スタ504のベースは、入力電圧V1を受取り、トランジスタ504のエミッタは、正の
給電源(VCC)に接続される電流源IC506に接続され、コレクタは負の給電源(VEE)
に接続されている。第２のトランジスタ508のベースは入力電圧V2を受取り、ト
ランジスタ508のコレクタは正の給電源(VCC)に接続され、トランジスタ508のエ
ミッタは、負の給電源(VEE)に接続される電流源(IC)510に接続してある。
第２の入力ダイヤモンドフォロワ502は、トランジスタ(Q3b)512、およびトラ
ンジスタ(Q4b)514をさらに備える。第３のトランジスタ512のベースはトランジ
スタ504のエミッタに接続され、トランジスタ514のベースは、トランジスタ508
のエミッタに接続されている。トランジスタ(Q3b)512とトランジスタ(Q4b)514の
エミッタは、ノード516にてあわせて共通接続されている。抵抗器(RG)518にも第
２の入力ダイヤモンドフォロワ502が備わっている。抵抗器(RG)518は、トランジ
スタ314と316のエミッタを接続するノード520にて、第１の入力ダイヤモンドフ
ォロワ302に連結されている。第１の入力ダイヤモンドフォロワ302は、依然とし
て２つの(相補)出力を電流増幅器回路304に給送する。従って、この実施形態に
おいては、フィードバック抵抗器(Rf1とRf2)406と408は、高抵抗が用いられるト
ランジスタ504と508(Q1bとQ2b)のベース電流を供給するだけでよい。さらに、抵
抗器(RG)518は、入力エミッタフォロワ302のトランジスタに対しエミッタの負の
フィードバック帰還機能をなす。従って、抵抗器(RG)518は、電流増幅器回路304
を駆動するために電流が必要とするものだけを与えればよいので、高利得を達成
するのに小抵抗値を備えるだけで十分である。
本発明の多くの特徴と利点は上記によって明白であり、従って、添付の請求の
範囲によって本発明のすべての特徴と利点がカバーされるように意図されている
。さらに多くの変更と変化が当業者によって容易に行われるように、本発明を図
解かつ記述された正確な構成どおりに限定する意図はない。従って、発明の範囲
内にてすべての適切な変更及び同等手段をとることが可能である。
【手続補正書】特許法第１８４条の８第１項
【提出日】平成１０年５月１８日（１９９８．５．１８）
【補正内容】
請求の範囲
1. ベースとエミッタとコレクタを有し、エミッタが第１の抵抗器を介して第１
の電位に接続され、コレクタが第２の抵抗器とバイアス電流源との直列接続を介
して第２の電位に接続され、ベースが第２の抵抗器とバイアス電流源との間のノ
ードに接続された第１のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第１の電位に接続され、コレ
クタが負荷素子を介して第２の電位に接続され、ベースが前記第１のトランジス
タのコレクタに接続された第２のトランジスタと、
増幅すべき電流信号を供給する信号電流源と、を備える増幅器回路用の出力ス
テージ。
2. 前記電流信号源が、前記第２の電位と、前記第１のトランジスタのコレクタ
と前記第２のトランジスタのベースとの共通接続との間に接続された請求項１記
載の出力ステージ。
3. 前記信号電流源により与えられる電流信号がバイアス用の直流成分と、増幅
かつ出力される入力信号を含む交流成分とを含む請求項１記載の出力ステージ。
4. 前記出力ステージが入力信号に対して指数的な利得を与える請求項３記載の
出力ステージ。
5. 前記入力信号が入力電流信号(iS(AC))であり、該入力電流信号は増幅されて
前記第２のトランジスタのコレクタから出力電流信号(iC)として出力されて、
前記指数的利得が次の式に基づいて求められ、
上式において、VTは熱電圧、R1は前記第１の抵抗器の抵抗値、ISは前記第２の
トランジスタの逆飽和電流を表す請求項４記載の出力ステージ。
6. 前記負荷素子は負荷抵抗器である請求項４記載の出力ステージ。
7. 前記第１と第２のトランジスタがPNP型トランジスタである請求項６記載の
出力ステージ。
8. 静止状態の下で前記第１と第２の抵抗器両端の電圧降下が実質的に等しい請
求項６記載の出力ステージ。
9. 第１の入力電圧と第２の入力電圧との間の差電圧を増幅して出力電圧を生成
するための増幅器であって、
前記第１と第２の入力電圧を受取り、相補電流信号を生成する第１のバッファ
回路と、
前記相補電流信号を受信し、前記第１と第２の入力電圧の差電圧の増幅バージ
ョンである出力電圧を出力する電流増幅回路とを備え、
該電流増幅回路が相補回路を具備して、
前記相補回路が、
前記第１のバッファ回路に接続された第１の回路と、
前記第１のバッファ回路に接続された第２の回路とを含み、
前記第１の回路が、
ベースとエミッタとコレクタを有し、エミッタが第１の抵抗器を介して第１
の電位に接続され、コレクタが第２の抵抗器と第１のバイアス電流源との直列接
続を介して第２の電位に接続され、ベースが第２の抵抗器と第１のバイアス電流
源との間に接続され、コレクタが相補電流信号の第一の部分を受信するように接
続された、第１のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第１の電位に接続され、コ
レクタが出力電圧が得られる出力端子に接続され、第２のトランジスタのベース
が前記第１のトランジスタのコレクタに接続された、第２のトランジスタとを備
え、
前記第２の回路が、
ベースとエミッタとコレクタを有し、エミッタが第３の抵抗器を介して第２
の電位に接続され、コレクタが第４の抵抗器と第２のバイアス電流源との直列接
続を介して第１の電位に接続され、ベースが第４の抵抗器と第２のバイアス電流
源との間に接続され、かつコレクタが相補電流信号の第２の部分を受信するよう
に接続された、第３のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第２の電位に接続され、コ
レクタが出力端子に接続され、ベースが前記第３のトランジスタのベースに接続
された第４のトランジスタと、
を備える増幅器。
10. 前記第１のバッファ回路が入力ダイアモンドフォロワである請求項９記載
の増幅器。
11. 前記第１のバッファ回路が、
ベースとエミッタとコレクタを有し、エミッタが第１の電流源を介して第１の
電位に接続され、ベースが第１の入力電圧を受取るように接続され、コレクタが
第２の電位に接続された第５のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第２の電流源を介して第２の
電位に接続され、ベースが第１の入力電圧に接続され、コレクタが第１の電位に
接続された第６のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第２の入力電圧を受取るよう
に接続され、ベースが前記第５のトランジスタのエミッタに接続され、コレクタ
が前記相補電流信号の第一の部分を出力するために接続された第７のトランジス
タと、
ベースとエミッタとコレクタを有し、エミッタが第２の入力電圧を受取るよう
に接続され、ベースが前記第６のトランジスタのエミッタに接続され、コレクタ
が前記相補電流信号の第２の部分を出力するように接続された第８のトランジス
タと、
を備えた請求項９記載の増幅器。
12. 前記増幅器が、前記出力端子と第２の入力電圧との間に連結されたフィー
ドバックネットワークをさらに備える請求項11記載の増幅器。
13. 前記フィードバックネットワークが分圧器を備える請求項12記載の増幅器
。
14. 前記増幅器が、
出力端子に連結されたフィードバックネットワークと、
前記フィードバックネットワークと前記第１のバッファ回路との間に連結され
た第２のバッファ回路とをさらに備える請求項11記載の増幅器。
15. 前記フィードバックネットワークが分圧器を備える請求項14記載の増幅器
。
16. 前記第２のバッファ回路が、
ベースとエミッタとコレクタを有し、エミッタが第３の電流源を介して第１の
電位に接続され、ベースが第２の入力電圧を受取るように接続され、コレクタが
第２の電位に接続された第９のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第４の電流源を介して第２の
電位に接続され、ベースが第２の入力電圧を受取るように接続され、コレクタが
第１の電位に接続された第１のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが前記第１のバッファ回路の前
記第７と第８のトランジスタの共通に接続されたエミッタに利得抵抗器を介して
接続され、ベースが前記第９のトランジスタのエミッタに接続された第１１のト
ランジスタと、
ベースとエミッタとコレクタを有し、エミッタが前記第１のバッファ回路の前
記第７と第８のトランジスタの共通に接続されたエミッタに利得抵抗器を介して
接続され、ベースが前記第１０のトランジスタのエミッタに接続された第１２の
トランジスタと、
を備えた請求項14記載の増幅器。
17. 前記増幅器が、出力端子と第２の入力電圧との間に連結されたフィードバ
ックネットワークをさらに備える請求項９記載の増幅器。
18. 前記フィードバックネットワークが分圧器を備える請求項16記載の増幅器
。
19. ベースとエミッタとコレクタを有し、エミッタが第１の抵抗器を介して第
１の電位に接続され、コレクタが第２の抵抗器とバイアス電流源との直列接続を
介して第２の電位に接続され、ベースが第２の抵抗器とバイアス電流との間に接
続された第１のトランジスタと、
ベースとエミッタとコレクタを有し、エミッタが第１の電位に接続され、コレ
クタが負荷素子を介して第２の電位に接続され、ベースが前記第１のトランジス
タのコレクタに接続された第２のトランジスタと、
増幅すべき入力信号を受信する手段と、を備える増幅器回路。
20. 前記増幅器が入力信号を増幅し、増幅された出力信号を前記第２のトラン
ジスタのコレクタから出力する請求項19記載の増幅器回路。