JPS6364084B2 - - Google Patents
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- JPS6364084B2 JPS6364084B2 JP58176186A JP17618683A JPS6364084B2 JP S6364084 B2 JPS6364084 B2 JP S6364084B2 JP 58176186 A JP58176186 A JP 58176186A JP 17618683 A JP17618683 A JP 17618683A JP S6364084 B2 JPS6364084 B2 JP S6364084B2
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- 230000008878 coupling Effects 0.000 claims description 13
- 238000010168 coupling process Methods 0.000 claims description 13
- 238000005859 coupling reaction Methods 0.000 claims description 13
- 230000001419 dependent effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 発明の分野
この発明は集積回路電流ミラー回路に関係し、
特に回路基板への電流漏洩効果を補償する手段を
有する電流ミラー回路に関係する。
特に回路基板への電流漏洩効果を補償する手段を
有する電流ミラー回路に関係する。
Ｂ 従来の技術の説明
特にバイアス電流補償回路において、極めて正
確な低電流源を集積回路内で作る必要がしばしば
生ずる。これは、多段PNPトランジスタから成
る「電流ミラー」を使用することによつてこれま
で達成されてきた。この方法の問題点は、標準の
バイポーラ型の多段PNPトランジスタは基板へ
の漏洩電流を生じ、そのためその漏洩電流は不正
確さの原因となり高温における完全な誤動作をさ
え引き起こす。
確な低電流源を集積回路内で作る必要がしばしば
生ずる。これは、多段PNPトランジスタから成
る「電流ミラー」を使用することによつてこれま
で達成されてきた。この方法の問題点は、標準の
バイポーラ型の多段PNPトランジスタは基板へ
の漏洩電流を生じ、そのためその漏洩電流は不正
確さの原因となり高温における完全な誤動作をさ
え引き起こす。
従来の電流ミラー回路を第１図に示す。２段の
電流ミラーが示され、その第２段のミラーの出力
インピーダンスを大幅に増大させるために用いら
れ出力端子電圧の変化による出力電流の変化を制
限する。第１段は電流基準トランジスタＱ１から
成つており、Ｑ１は従属トランジスタ対Ｑ２，Ｑ
３と整合しており、共通ベース結合されている。
第２段も上記と類似した方法で形成されており、
電流基準トランジスタＱ４が従属トランジスタ対
Ｑ５，Ｑ６と整合しており、共通ベース結合を持
つ。Ｑ４，Ｑ５，Ｑ６のコレクタ−エミツタ回路
はそれぞれＱ１，Ｑ２，Ｑ３のコレクタ−エミツ
タ回路と回路内で各々結合されている。
電流ミラーが示され、その第２段のミラーの出力
インピーダンスを大幅に増大させるために用いら
れ出力端子電圧の変化による出力電流の変化を制
限する。第１段は電流基準トランジスタＱ１から
成つており、Ｑ１は従属トランジスタ対Ｑ２，Ｑ
３と整合しており、共通ベース結合されている。
第２段も上記と類似した方法で形成されており、
電流基準トランジスタＱ４が従属トランジスタ対
Ｑ５，Ｑ６と整合しており、共通ベース結合を持
つ。Ｑ４，Ｑ５，Ｑ６のコレクタ−エミツタ回路
はそれぞれＱ１，Ｑ２，Ｑ３のコレクタ−エミツ
タ回路と回路内で各々結合されている。
NPN電流源トランジスタＱ７のコレクタ−エ
ミツタ回路はＱ４のコレクタに結合されており、
Ｑ４とＱ１を通して送られる要求された基準電流
Ｉ１を流すようにバイアスされる（単段の電流ミ
ラーの場合にはＱ７はＱ１に直接に結合され
る。）。第１段トランジスタＱ１，Ｑ２，Ｑ３のエ
ミツタは全て正電圧源バスに同様に結合されてお
り、一方Ｑ５とＱ６のコレクタはＩ１を反映する
出力電流Ｉ２とＩ３を供給する。この回路は２出
力を有する例として示したが、出力はＱ２／Ｑ５
とＱ３／Ｑ６と同じ方法で、別の従属トランジス
タ対を加えることによつて付加的出力を複数個得
ることができる。
ミツタ回路はＱ４のコレクタに結合されており、
Ｑ４とＱ１を通して送られる要求された基準電流
Ｉ１を流すようにバイアスされる（単段の電流ミ
ラーの場合にはＱ７はＱ１に直接に結合され
る。）。第１段トランジスタＱ１，Ｑ２，Ｑ３のエ
ミツタは全て正電圧源バスに同様に結合されてお
り、一方Ｑ５とＱ６のコレクタはＩ１を反映する
出力電流Ｉ２とＩ３を供給する。この回路は２出
力を有する例として示したが、出力はＱ２／Ｑ５
とＱ３／Ｑ６と同じ方法で、別の従属トランジス
タ対を加えることによつて付加的出力を複数個得
ることができる。
電流供給トランジスタＱ８とＱ９が第１段と第
２段にそれぞれ結合され、基準トランジスタと従
属トランジスタのベース電流と漏洩電流を供給し
ている。Ｑ７を除いて全てのトランジスタは
PNP型である。Ｑ８のエミツタはＱ１，Ｑ２，
Ｑ３の共通ベース結合に結合されており、そのコ
レクタは負電圧供給端子に結合されており、そし
てそのベースはＱ１のコレクタに結合されてお
り、Ｑ９は同様にＱ４，Ｑ５，Ｑ６の第２段に結
合されている。
２段にそれぞれ結合され、基準トランジスタと従
属トランジスタのベース電流と漏洩電流を供給し
ている。Ｑ７を除いて全てのトランジスタは
PNP型である。Ｑ８のエミツタはＱ１，Ｑ２，
Ｑ３の共通ベース結合に結合されており、そのコ
レクタは負電圧供給端子に結合されており、そし
てそのベースはＱ１のコレクタに結合されてお
り、Ｑ９は同様にＱ４，Ｑ５，Ｑ６の第２段に結
合されている。
基板におけるＱ１からＱ９等のバイポーラトラ
ンジスタの集積回路実現においては、各トランジ
スタがベースから基板への漏洩電流ILをもつて特
性付けられる。Ｑ８とＱ９の漏洩電流とベース電
流を無視し、Ｑ１〜Ｑ６が同一特性である（すな
わち与えられた電流値においてそれらの電流利得
とベース−エミツタ電流が等しい）ならば、Ｑ４
のコレクタ電流はＩ１に等しくなり、Ｑ１のコレ
クタは電流Ｉ１（１＋１／ｂ）に等しくなる。こ
こでｂはPNP電流利得とする。Ｑ１，Ｑ２，Ｑ
３は同一特性であるから、Ｑ２とＱ３のコレクタ
電流もＩ１（１＋１／ｂ）に等しくなる。Ｑ４，
Ｑ５，Ｑ６も同様に同一特性であるから、それら
のコレタク電流もまた等しい。従つてＩ１＝Ｉ２
＝Ｉ３となる。
ンジスタの集積回路実現においては、各トランジ
スタがベースから基板への漏洩電流ILをもつて特
性付けられる。Ｑ８とＱ９の漏洩電流とベース電
流を無視し、Ｑ１〜Ｑ６が同一特性である（すな
わち与えられた電流値においてそれらの電流利得
とベース−エミツタ電流が等しい）ならば、Ｑ４
のコレクタ電流はＩ１に等しくなり、Ｑ１のコレ
クタは電流Ｉ１（１＋１／ｂ）に等しくなる。こ
こでｂはPNP電流利得とする。Ｑ１，Ｑ２，Ｑ
３は同一特性であるから、Ｑ２とＱ３のコレクタ
電流もＩ１（１＋１／ｂ）に等しくなる。Ｑ４，
Ｑ５，Ｑ６も同様に同一特性であるから、それら
のコレタク電流もまた等しい。従つてＩ１＝Ｉ２
＝Ｉ３となる。
Ｑ８とＱ９が存在するために従属トランジスタ
と基準トランジスタ間の電流整合にわずかの誤差
を引き起す。しかしながら、この誤差はb2に反比
例しており、一方PNPトランジスタの代表的な
ｂの値は約50であるから、これは無視できる。よ
り深刻な問題が、第１図中の電流源ILとして表さ
れたPNPトランジスタのベース−基板漏洩電流
によつて起こる。低温においてはこの漏洩電流は
数ピコアンペアにしかならず問題はおそらく起き
ないが、約125℃の高温ではILは１〜２ナノアン
ペアとなる。
と基準トランジスタ間の電流整合にわずかの誤差
を引き起す。しかしながら、この誤差はb2に反比
例しており、一方PNPトランジスタの代表的な
ｂの値は約50であるから、これは無視できる。よ
り深刻な問題が、第１図中の電流源ILとして表さ
れたPNPトランジスタのベース−基板漏洩電流
によつて起こる。低温においてはこの漏洩電流は
数ピコアンペアにしかならず問題はおそらく起き
ないが、約125℃の高温ではILは１〜２ナノアン
ペアとなる。
Ｑ８のエミツタ電流はＱ１，Ｑ２，Ｑ３の結合
ベース電流に等しく、一方Ｑ９のエミツタ電流は
Ｑ４，Ｑ５，Ｑ６の結合ベース電流に等しく、す
なわち両方の場合において約3I1／ｂである。Ｑ
８とＱ９にエミツタにおけるベース−基板電流漏
洩が３ケ所あるので、その漏洩電流はI1／ｂより
大であれば、これらのトランジスタのエミツタ電
流は負となる。そのためＱ８とＱ９はターンオフ
され、電流ミラーは機能しなくなる。この場合に
は出力電流Ｉ２とＩ３はbILにほぼ等しく、Ｉ１
によつて制御されない。ILの典型的値を２ナノア
ンペアとしｂのそれを50とすると、このターンオ
フ状態はＩ１が100ナノアンペアより小であると
きに起こる。
ベース電流に等しく、一方Ｑ９のエミツタ電流は
Ｑ４，Ｑ５，Ｑ６の結合ベース電流に等しく、す
なわち両方の場合において約3I1／ｂである。Ｑ
８とＱ９にエミツタにおけるベース−基板電流漏
洩が３ケ所あるので、その漏洩電流はI1／ｂより
大であれば、これらのトランジスタのエミツタ電
流は負となる。そのためＱ８とＱ９はターンオフ
され、電流ミラーは機能しなくなる。この場合に
は出力電流Ｉ２とＩ３はbILにほぼ等しく、Ｉ１
によつて制御されない。ILの典型的値を２ナノア
ンペアとしｂのそれを50とすると、このターンオ
フ状態はＩ１が100ナノアンペアより小であると
きに起こる。
Ｑ８とＱ９がターンオフされないとしても、そ
れらのベース漏洩電流は基準電流トランジスタＱ
１とＱ４のコレクタにおいて誤差を生ずる。Ｉ２
とＩ３の値の全体的誤差は約2IL／Ｉ１に等しい、
すなわちILが２ナノアンペアでＩ１が100ナノア
ンペアであるときは約４％となる。電流源Ｑ７の
ベース漏洩電流はこれ以上の誤差をもたらす。
れらのベース漏洩電流は基準電流トランジスタＱ
１とＱ４のコレクタにおいて誤差を生ずる。Ｉ２
とＩ３の値の全体的誤差は約2IL／Ｉ１に等しい、
すなわちILが２ナノアンペアでＩ１が100ナノア
ンペアであるときは約４％となる。電流源Ｑ７の
ベース漏洩電流はこれ以上の誤差をもたらす。
Ｃ 発明の目的
従来の技術における前記の問題点を解決するた
めに、高温での電流供給トランジスタターンオフ
問題を軽減する、新規で改善された電流ミラー回
路を提供することが本発明の目的である。
めに、高温での電流供給トランジスタターンオフ
問題を軽減する、新規で改善された電流ミラー回
路を提供することが本発明の目的である。
第２の目的は電流供給トランジスタの基板への
漏洩電流を補償できる新規で改善された電流ミラ
ー回路を提供することである。
漏洩電流を補償できる新規で改善された電流ミラ
ー回路を提供することである。
第３の目的はNPN電流源トランジスタのベー
ス−基板電流漏洩をも補償するような電流ミラー
回路を提供することである。
ス−基板電流漏洩をも補償するような電流ミラー
回路を提供することである。
Ｄ 発明の要約
これらの目的を実現するために、バイポーラ補
償トランジスタが従来の電流ミラー回路のために
各段において他段のトランジスタの電圧供給端子
とこれらのトランジスタ共通のベース結合との間
にそのコレクタ−エミツタ回路をもつて結合され
ている。補償トランジスタのベースは電流ミラー
回路のどの部分とも結合されておらず、基板への
漏洩電流を生成する。この補償トランジスタは電
流ミラー回路中の他のトランジスタと整合してお
り従つてその基準トランジスタと従属トランジス
タの共通ベース結合へ供給されるコレクタ−エミ
ツタ電流値は基準トランジスタと従属トランジス
タを通る電流値とは独立に電流供給トランジスタ
を導電状態に保つに十分である。
償トランジスタが従来の電流ミラー回路のために
各段において他段のトランジスタの電圧供給端子
とこれらのトランジスタ共通のベース結合との間
にそのコレクタ−エミツタ回路をもつて結合され
ている。補償トランジスタのベースは電流ミラー
回路のどの部分とも結合されておらず、基板への
漏洩電流を生成する。この補償トランジスタは電
流ミラー回路中の他のトランジスタと整合してお
り従つてその基準トランジスタと従属トランジス
タの共通ベース結合へ供給されるコレクタ−エミ
ツタ電流値は基準トランジスタと従属トランジス
タを通る電流値とは独立に電流供給トランジスタ
を導電状態に保つに十分である。
補償トランジスタが電流供給トランジスタとほ
ぼ同一の特性である場合、補償トランジスタは電
流供給トランジスタのベース漏洩電流をほぼ補償
するだけの電流を供給する。補償トランジスタの
ベース面積はまたNPN電流源トランジスタのコ
レクタ面積に等しい面積だけ増すことができ、従
つてNPNトランジスタのコレクタ漏洩電流を補
償するための補償電流を付加させることができ
る。
ぼ同一の特性である場合、補償トランジスタは電
流供給トランジスタのベース漏洩電流をほぼ補償
するだけの電流を供給する。補償トランジスタの
ベース面積はまたNPN電流源トランジスタのコ
レクタ面積に等しい面積だけ増すことができ、従
つてNPNトランジスタのコレクタ漏洩電流を補
償するための補償電流を付加させることができ
る。
Ｅ 実施例の説明
第２図は本発明を具体化した集積回路電流ミラ
ーの概略図である。この２段電流ミラーの基本的
素子は、基準電流トランジスタＱ１とＱ４、従属
トランジスタＱ２，Ｑ３，Ｑ５，Ｑ６、電流源ト
ランジスタＱ７、電流供給トランジスタＱ８とＱ
９を含み、第１図に示された従来の技術による電
流ミラー回路中のものと同じであり、同じ参照番
号が付けられている。さらに、第２図中の回路は
高温における両電流供給トランジスタのターンオ
フと電流供給トランジスタのベース−基板漏洩電
流による誤差の問題の両方を軽減するための独特
の方法を示している。これらの問題の解決には２
つの余分なトランジスタがミラーの各段に１つず
つ必要であるに過ぎない。バイポーラPNPトラ
ンジスタＱ１０は第１段に付加され第１段の他の
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ８と整合して
おり、一方バイポーラPNPトランジスタＱ１１
は第２段に付加され第２段の他のトランジスタＱ
４，Ｑ５，Ｑ６，Ｑ９と整合している。Ｑ１０の
エミツタは正電圧供給端子に結合され、Ｑ１０の
コレクタはＱ１，Ｑ２，Ｑ３の共通ベース結合に
結合されている。そのベースは電流ミラー回路の
残りとは結合されていないが、その段の他のトラ
ンジスタと同じ漏洩電流ILが現れる。同様に、Ｑ
１１のエミツタは正電圧供給端子に結合されてお
り、一方Ｑ１１のコレクタはＱ４，Ｑ５，Ｑ６の
共通ベース結合に結合されている。Ｑ１１のベー
スもまた電流ミラー回路の残りには結合されてい
ないが、そこにもベース−基板漏洩電流ILが現れ
る。
ーの概略図である。この２段電流ミラーの基本的
素子は、基準電流トランジスタＱ１とＱ４、従属
トランジスタＱ２，Ｑ３，Ｑ５，Ｑ６、電流源ト
ランジスタＱ７、電流供給トランジスタＱ８とＱ
９を含み、第１図に示された従来の技術による電
流ミラー回路中のものと同じであり、同じ参照番
号が付けられている。さらに、第２図中の回路は
高温における両電流供給トランジスタのターンオ
フと電流供給トランジスタのベース−基板漏洩電
流による誤差の問題の両方を軽減するための独特
の方法を示している。これらの問題の解決には２
つの余分なトランジスタがミラーの各段に１つず
つ必要であるに過ぎない。バイポーラPNPトラ
ンジスタＱ１０は第１段に付加され第１段の他の
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ８と整合して
おり、一方バイポーラPNPトランジスタＱ１１
は第２段に付加され第２段の他のトランジスタＱ
４，Ｑ５，Ｑ６，Ｑ９と整合している。Ｑ１０の
エミツタは正電圧供給端子に結合され、Ｑ１０の
コレクタはＱ１，Ｑ２，Ｑ３の共通ベース結合に
結合されている。そのベースは電流ミラー回路の
残りとは結合されていないが、その段の他のトラ
ンジスタと同じ漏洩電流ILが現れる。同様に、Ｑ
１１のエミツタは正電圧供給端子に結合されてお
り、一方Ｑ１１のコレクタはＱ４，Ｑ５，Ｑ６の
共通ベース結合に結合されている。Ｑ１１のベー
スもまた電流ミラー回路の残りには結合されてい
ないが、そこにもベース−基板漏洩電流ILが現れ
る。
他のトランジスタとのマツチングにより、Ｑ１
０とＱ１１のコレクタ電流はbILに等しく、ここ
でｂは全てのPNPトランジスタの共通電流利得
である。Ｑ１０とＱ１１のコレクタ電流はそれら
各段の共通ベース結合を通過しＱ８とＱ９のエミ
ツタへとそれぞれ流れる。Ｑ８とＱ９はすでにベ
ース電流とＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６
のベース−基板漏洩電流をそれぞれ支持してい
る。これらの電流はそれぞれのトランジスタにつ
いて−3IL＋3I1／ｂと表される。Ｑ１０及びＱ１
１のコレクタ電流を加えることによつてＱ８とＱ
９のエミツタ電流、はbIL−3IL＋3I１／ｂに等し
くなる。ほとんどの場合においてそうであるよう
にｂが３より大であるならば、Ｑ８とＱ９のエミ
ツタ電流はＩ１もしくはILとは無関係に正のまま
であり、このことがＱ８とＱ９がターンオフとな
ることを防ぐ。これが上に説明されたターンオフ
問題を効果的に解決する。
０とＱ１１のコレクタ電流はbILに等しく、ここ
でｂは全てのPNPトランジスタの共通電流利得
である。Ｑ１０とＱ１１のコレクタ電流はそれら
各段の共通ベース結合を通過しＱ８とＱ９のエミ
ツタへとそれぞれ流れる。Ｑ８とＱ９はすでにベ
ース電流とＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６
のベース−基板漏洩電流をそれぞれ支持してい
る。これらの電流はそれぞれのトランジスタにつ
いて−3IL＋3I1／ｂと表される。Ｑ１０及びＱ１
１のコレクタ電流を加えることによつてＱ８とＱ
９のエミツタ電流、はbIL−3IL＋3I１／ｂに等し
くなる。ほとんどの場合においてそうであるよう
にｂが３より大であるならば、Ｑ８とＱ９のエミ
ツタ電流はＩ１もしくはILとは無関係に正のまま
であり、このことがＱ８とＱ９がターンオフとな
ることを防ぐ。これが上に説明されたターンオフ
問題を効果的に解決する。
Ｑ８とＱ９のエミツタ電流のうちの（−3IL＋
3I１／ｂ）成分は補償トランジスタＱ１０とＱ１
１からの電流成分bILに比較すると一般的に小さ
いので、Ｑ８とＱ９のベース電流はbIL／ｂすな
わちILにほぼ等しい。この電流はＱ８とＱ９のベ
ースにおけるベース−漏洩電流と同じ大きさであ
るが極性が逆である。これらのベース−漏洩電流
の一次補償はこのように達成される。補償トラン
ジスタＱ１０とＱ１１を付加することは従つて電
流供給トランジスタターンオフとベース−基板漏
洩電流エラー問題の両方を大幅に解決する。説明
された回路は125℃の温度において10ナノアンペ
ア以下の電流をもつてターンオフの問題に槽遇す
ることなく作動が可能となることが明らかとなつ
た。
3I１／ｂ）成分は補償トランジスタＱ１０とＱ１
１からの電流成分bILに比較すると一般的に小さ
いので、Ｑ８とＱ９のベース電流はbIL／ｂすな
わちILにほぼ等しい。この電流はＱ８とＱ９のベ
ースにおけるベース−漏洩電流と同じ大きさであ
るが極性が逆である。これらのベース−漏洩電流
の一次補償はこのように達成される。補償トラン
ジスタＱ１０とＱ１１を付加することは従つて電
流供給トランジスタターンオフとベース−基板漏
洩電流エラー問題の両方を大幅に解決する。説明
された回路は125℃の温度において10ナノアンペ
ア以下の電流をもつてターンオフの問題に槽遇す
ることなく作動が可能となることが明らかとなつ
た。
付加的電流出力は第２図の回路でＱ２／Ｑ５と
Ｑ３／Ｑ６と同じような方法で結合されたトラン
ジスタ対を加えることによつて生成する。しかし
ながら、Ｑ８とＱ９のエミツタ電流が高くなつて
それらのベース電流が大きな誤差を起こすように
なつたときに実用上の限界に到達する。
Ｑ３／Ｑ６と同じような方法で結合されたトラン
ジスタ対を加えることによつて生成する。しかし
ながら、Ｑ８とＱ９のエミツタ電流が高くなつて
それらのベース電流が大きな誤差を起こすように
なつたときに実用上の限界に到達する。
上記の回路はNPN電流源トランジスタＱ７と
関連した誤差要因をも大幅に減らすことができ
る。基準電流Ｉ１はＱ７のコレクタにおいて生成
されるが、Ｑ７はＱ４のコレクタ電流に付加され
たＱ７自身の基板漏洩電流を有しており、その際
誤差を生ずる。この誤差はＱ１１のベース面積を
Ｑ７のコレクタ面積と同量に増やすことによつて
補償される。これはＱ９のベース電流に余分なIL
を付加し、Ｑ７の漏洩電流を無くす。
関連した誤差要因をも大幅に減らすことができ
る。基準電流Ｉ１はＱ７のコレクタにおいて生成
されるが、Ｑ７はＱ４のコレクタ電流に付加され
たＱ７自身の基板漏洩電流を有しており、その際
誤差を生ずる。この誤差はＱ１１のベース面積を
Ｑ７のコレクタ面積と同量に増やすことによつて
補償される。これはＱ９のベース電流に余分なIL
を付加し、Ｑ７の漏洩電流を無くす。
本発明の特定の実施例を示し説明したが、それ
に関する数多くの応用と修正をこの技術に精通し
た人は考えつくであろう。例えば、本発明は単段
電流ミラーにも説明された２段ミラーと同様に応
用できる。
に関する数多くの応用と修正をこの技術に精通し
た人は考えつくであろう。例えば、本発明は単段
電流ミラーにも説明された２段ミラーと同様に応
用できる。
第１図は従来の技術による電流ミラー回路の図
であり、第２図は本発明に従つて設計された改良
電流ミラー回路の図である。
であり、第２図は本発明に従つて設計された改良
電流ミラー回路の図である。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成され、バイポーラ基準電流トラ
ンジスタと、基準電流を基準トランジスタのコレ
クタ−エミツタ回路を通じて与える電流源手段
と、最低１つのバイポーラ従属トランジスタとを
有し、前記基準電流トランジスタと従属トランジ
スタは夫々ベース基板漏洩電流及び共通ベース結
合を有することとそれらのコレクタ−エミツタ回
路が第１極性の電圧源端子によつて回路に結合さ
れていることを特色とし、更にコレクタ−エミツ
タ回路が前記共通ベース結合と第２極性の電圧供
給端子間に結合され、基準トランジスタと従属ト
ランジスタのベース及び漏洩電流を供給するバイ
ポーラ電流供給トランジスタを有し、該電流供給
トランジスタもベース−基板漏洩電流によつて
も、特性付けられている集積回路電流ミラー回路
中において、更に、 そのコレクタ−エミツタ回路が前記第１極性の
電圧供給端子及びベース結合間に結合され、その
ベースは基板に漏洩電流を供給し、コレクタ−エ
ミツタ電流を共通ベース結合に供給するバイポー
ラ補償トランジスタを設け、それによつて十分な
大きさのコレクタ−エミツタ電流を基準トランジ
スタと従属トランジスタを通る電流と独立に高温
において電流供給トランジスタを導電状態に保つ
ために供給するように前記電流供給トランジスタ
のコレクタ−エミツタ回路と前記補償トランジス
タが構成されることを特徴とする集積回路電流ミ
ラー回路。 ２ 特許請求範囲第１項記載の電流ミラー回路に
おいて、前記補償トランジスタが電流供給トラン
ジスタのベース−基板漏洩電流を補償するために
電流供給トランジスタと整合することを特徴とす
る集積回路電流ミラー回路。 ３ 特許請求範囲第２項記載の電流ミラー回路に
おいて、前記基準電流、従属、電流供給及び補償
トランジスタはPNPトランジスタから成り、前
記電流源手段はNPNトランジスタから成りその
コレクタは電流供給トランジスタのベースと結合
され望ましい基準電流を発生するようにバイアス
され、前記NPNトランジスタはコレクタ−基板
漏洩電流によつて特色付けられ、補償トランジス
タのベース面積をNPNトランジスタのコレクタ
面積に実質的に等しい量だけ増大して、付加的補
償電流をNPNトランジスタ漏洩電流をほぼ補償
するために供給することを特徴とする集積回路電
流ミラー回路。 ４ 基板の上に形成されている集積回路電流ミラ
ー回路であつて、 コレクタ、エミツタ及びベースを有する第１基
準トランジスタと、第１基準トランジスタのコレ
クタ−エミツタ回路を通じて基準電流を与える電
流源と、コレクタ、エミツタ及びベースを有する
最低１個の第１従属トランジスタとを有し、該従
属トランジスタは基準トランジスタと整合してお
りかつ共通のベース結合を有し、更に基準トラン
ジスタと従属トランジスタのコレクタ−エミツタ
回路の一端に結合された第１電圧源端子を有し、
基準トランジスタのコレクタ−エミツタ回路のも
う一端は前記電流源に結合され、従属トランジス
タのコレクタ−エミツタ回路の他の一端は電流源
を反映する電流出力を供給し、更に第２電圧源端
子と、基準トランジスタ及び従属トランジスタと
整合し、前記共通ベース結合及び第２電圧源端子
間に結合されたコレクタ−エミツタ回路を有し、
ベースは電流源及び基準トランジスタのコレクタ
−エミツタ回路に回路中で結合された第１電流供
給トランジスタとを有し、前記基準トランジスタ
と従属トランジスタの各々はベース−基板漏洩電
流によつて特性付けられ、前記電流供給トランジ
スタは基準トランジスタと従属トランジスタのベ
ースと漏洩電流を供給し、 各々コレクタとエミツタとベースを有し、各々
第１基準トランジスタと第１従属トランジスタの
コレクタ−エミツタ回路に結合された第２基準ト
ランジスタと最低１個の第２従属トランジスタを
含む第２電流ミラー段であつて、第２従属トラン
ジスタは第２基準トランジスタと整合し共通のベ
ース結合を有しそこでコレクタ−エミツタ電流を
反映する出力電流を供給し、前記電流源は第１及
び第２基準トランジスタのコレクタ−エミツタ回
路を通して基準電流を与え、更に第２基準及び従
属トランジスタと整合し第２基準及び従属トラン
ジスタの共通ベース結合及び第２電圧源端子間に
結合したコレクタ−エミツタ回路を有し、ベース
は電流源及び第２基準トランジスタのコレクタ−
エミツタ回路と共に回路内に結合されている第２
電流供給トランジスタを有し、前記第２基準及び
従属トランジスタの各々はベース−基板漏洩電流
によつて特徴付けられ、前記第２電流供給トラン
ジスタは基準トランジスタと従属トランジスタの
ベース及び漏洩電流を供給し、更に 第１電圧源端子及び第１電流供給トランジスタ
のコレクタ−エミツタ回路間に結合されたコレク
タ−エミツタ回路を有し、電流ミラー回路の残り
には結合されていないベースを有し、ベース−基
板漏洩電流と、コレクタ−エミツタ電流を生ずる
電流利得特性とを有し、該コレクタ−エミツタ電
流はあらかじめ決定された温度範囲において電流
供給トランジスタのコレクタ−エミツタ電流の他
の構成要素より大であり、そのトランジスタを前
記温度範囲において導電状態に維持するために前
記電流供給トランジスタに電流を供給するように
構成されている補償トランジスタと、 第１電圧源端子及び第２電流供給トランジスタ
のコレクタ−エミツタ回路間に結合されたコレク
タ−エミツタ回路を有し、電流ミラー回路の残り
には結合されていないベースを有し、ベース−基
板漏洩電流と、コレクタ−エミツタ電流を生ずる
電流利得特性を有し、該コレクタ−エミツタ電流
はあらかじめ決定された温度範囲において電流供
給トランジスタのコレクタ−エミツタ電流の他の
構成要素より大であり、そのトランジスタを前記
温度範囲において導電状態に維持するために第２
電流供給トランジスタに電流を供給するように構
成されている第２補償トランジスタとを有するこ
とを特徴とする集積回路電流ミラー回路。 ５ 特許請求範囲第４項記載の電流ミラー回路に
おいて、第１及び第２補償トランジスタが各々第
１及び第２電流供給トランジスタと整合してお
り、第１又は第２基準及び従属トランジスタの合
計より各々実質的に大である電流利得を持ち、第
１及び第２補償トランジスタは各々第１及び第２
電流供給トランジスタのベース電流をほぼ補償す
ることを特徴とする集積回路電流ミラー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US472963 | 1983-03-07 | ||
| US06/472,963 US4503381A (en) | 1983-03-07 | 1983-03-07 | Integrated circuit current mirror |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165508A JPS59165508A (ja) | 1984-09-18 |
| JPS6364084B2 true JPS6364084B2 (ja) | 1988-12-09 |
Family
ID=23877614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176186A Granted JPS59165508A (ja) | 1983-03-07 | 1983-09-22 | 集積回路電流ミラ−回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4503381A (ja) |
| JP (1) | JPS59165508A (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
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| JP2693874B2 (ja) * | 1991-03-18 | 1997-12-24 | 日本電気アイシーマイコンシステム株式会社 | 遅延パルス発生回路 |
| JP3110502B2 (ja) * | 1991-07-31 | 2000-11-20 | キヤノン株式会社 | カレント・ミラー回路 |
| GB9304954D0 (en) * | 1993-03-11 | 1993-04-28 | Sgs Thomson Microelectronics | Reference current generating circuit |
| EP0684537B1 (en) * | 1994-05-27 | 2001-08-16 | Sgs-Thomson Microelectronics Pte Ltd. | A multiple output current mirror |
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| US5625281A (en) * | 1995-03-03 | 1997-04-29 | Exar Corporation | Low-voltage multi-output current mirror circuit with improved power supply rejection mirrors and method therefor |
| DE19727229C1 (de) * | 1997-06-26 | 1998-07-23 | Siemens Ag | Schaltungsanordnung zum Erfassen des Überschreitens einer kritischen Temperatur eines Bauelements |
| US6002245A (en) * | 1999-02-26 | 1999-12-14 | National Semiconductor Corporation | Dual regeneration bandgap reference voltage generator |
| US6172556B1 (en) * | 1999-03-04 | 2001-01-09 | Intersil Corporation, Inc. | Feedback-controlled low voltage current sink/source |
| US8130037B2 (en) * | 2010-03-23 | 2012-03-06 | Analog Devices, Inc. | Apparatus and method for reducing current noise |
Family Cites Families (6)
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| US4103249A (en) * | 1977-10-31 | 1978-07-25 | Gte Sylvania Incorporated | Pnp current mirror |
| US4329639A (en) * | 1980-02-25 | 1982-05-11 | Motorola, Inc. | Low voltage current mirror |
| US4347476A (en) * | 1980-12-04 | 1982-08-31 | Rockwell International Corporation | Voltage-temperature insensitive on-chip reference voltage source compatible with VLSI manufacturing techniques |
| JPS57172422A (en) * | 1981-04-15 | 1982-10-23 | Hitachi Ltd | Current supply source circuit |
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-
1983
- 1983-03-07 US US06/472,963 patent/US4503381A/en not_active Expired - Lifetime
- 1983-09-22 JP JP58176186A patent/JPS59165508A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4503381A (en) | 1985-03-05 |
| JPS59165508A (ja) | 1984-09-18 |
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