JP2011517232A - バイアシングおよび電力制御側面を有するアンプ・デザイン - Google Patents

バイアシングおよび電力制御側面を有するアンプ・デザイン Download PDF

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Abstract

【解決手段】 レプリカ回路を使用して、アンプをバイアスするための技術が開示される。一実施形態では、プッシュプル・アンプ回路と実質的に同じトポロジーおよびサイズを有するレプリカ回路は、主プッシュプル・アンプ回路に結合されている。レプリカ回路中のトランジスタはフィード・バックを使用してバイアスされて所定のＤＣ出力電圧レベルを生成し得、また、そのようなバイアス・レベルは、主プッシュプル・アンプ回路中の対応するトランジスタに印加され得る。別の実施形態では、電流バイアス・モジュール中のトランジスタが使用されて主プッシュプル・アンプ回路およびレプリカ回路中の対応するトランジスタをバイアスし得る。アンプを構成してより低い電力レベルにおけるより高い分解能およびより高い電力レベルにおけるより粗い分解能で非均一的ステップ・サイズを持たせてより低い電力レベルで電源消費を削減するためのさらなる技術が開示される。
【選択図】 図２

Description

本開示は集積回路（ＩＣ）に関し、より具体的には、ＩＣアンプ・デザイン（設計）に関する。
アンプは、通信送信器および受信器のような集積回路（ＩＣ）装置中の重要なビルディング・ブロック（基礎的要素、building block）である。アンプは、典型的には、全体的な電源消費および／または出力信号中の歪みのレベルを最小化しながら、入力信号に対して所望の利得を提供するように設計される。アンプ・デザインは、性能の所望のレベルを達成するためのある種のトレード・オフ（例えば、低電力消費を良好な線形性とトレード・オフする（trade off、交換する）こと、または大きなダイナミック・レンジを高い分解能とトレード・オフすること）を多くの場合必要とする。
全体的なアンプ性能を改善するだけでなくより高いデザイン柔軟性を可能にするための、そのような設計トレード・オフを緩和するための技術を有することは、望ましいことであろう。
本開示の一側面は、複数のトランジスタを具備する主回路であって、前記複数のトランジスタは第１トランジスタを具備し、前記主回路は前記主回路の入力ノードにＡＣ結合された入力信号をさらに具備し、前記入力ノードは前記第１トランジスタに結合されており、前記主回路は前記主回路の出力ノードにおいて生成された出力信号をさらに具備する、主回路と、前記主回路中の前記複数のトランジスタに一致するレプリカ・トランジスタを具備するレプリカ回路であって、前記レプリカ・トランジスタは前記複数のトランジスタが前記主回路中で相互に結合されているのと同じ方法で相互に結合されており、前記レプリカ回路は前記主回路の前記入力ノードおよび前記出力ノードに対応する入力ノードおよび出力ノードを有し、前記レプリカ回路の前記入力ノードは前記レプリカ回路の前記出力ノードに結合されている、レプリカ回路と、を具備するアンプを提供する。
本開示の別の側面は、アンプ回路を操作するための方法であって、前記アンプ回路は複数のトランジスタを具備し、前記複数のトランジスタは第１トランジスタを具備し、前記アンプ回路は前記アンプ回路の入力ノードにＡＣ結合されている入力信号をさらに具備し、前記入力ノードは前記第１トランジスタに結合されており、前記アンプ回路は前記アンプ回路の出力ノードにおいて生成された出力信号をさらに具備し、前記方法は、レプリカ回路中の第１レプリカ・トランジスタのバイアス電圧を前記アンプ回路の前記第１トランジスタに結合することであって、前記レプリカ回路は前記アンプ回路中の前記複数のトランジスタに一致するレプリカ・トランジスタを具備し、前記レプリカ・トランジスタは前記複数のトランジスタが前記アンプ回路中で相互に結合されているのと同じ方法で相互に結合されており、前記レプリカ回路は前記アンプ回路の前記入力ノードおよび前記出力ノードに対応する入力ノードおよび出力ノードを有し、前記レプリカ回路の前記入力ノードは前記レプリカ回路の前記出力ノードに結合されている、結合すること、を具備する方法を提供する。
本開示のまた別の側面は、信号を複数の電力レベルのうちの１つへと増幅する方法であって、アンプ回路中で複数のサブ・アンプ回路を選択的にオンすることであって、前記複数のサブ・アンプ回路は、各々が第１サイズを有する第１の複数のサブ・アンプ回路と、各々が第２サイズを有する第２の複数のサブ・アンプ回路と、を具備し、前記第２サイズは前記第１サイズより大きい、オンすること、を具備する方法を提供する。
本開示のさらに別の側面は、複数のトランジスタを具備するアンプ回路であって、前記複数のトランジスタは第１トランジスタを具備し、前記アンプ回路は前記アンプ回路の入力ノードにＡＣ結合されている入力信号をさらに具備し、前記入力ノードは前記第１トランジスタに結合されており、前記アンプ回路は前記アンプ回路の出力ノードにおいて生成された出力信号をさらに具備し、前記アンプは、レプリカ回路中の第１レプリカ・トランジスタのバイアス電圧を前記アンプ回路の前記第１トランジスタに結合するための手段であって、前記レプリカ回路は前記アンプ回路中の前記複数のトランジスタに一致するレプリカ・トランジスタを具備し、前記レプリカ・トランジスタは前記複数のトランジスタが前記アンプ回路中で相互に結合されているのと同じ方法で相互に結合されており、前記レプリカ回路は前記アンプ回路の前記入力ノードおよび前記出力ノードに対応する入力ノードおよび出力ノードを有し、前記レプリカ回路の前記入力ノードは前記レプリカ回路の前記出力ノードにフィード・バックを介して結合されている、結合するための手段、を具備するアンプ回路を提供する。
図１は、ディジタル・インバータまたは「プッシュプル」アーキテクチャを使用する先行技術アンプの実現形態を図示している。 図２は、アンプ２００、電流バイアス・モジュール２１０、およびレプリカ・バイアス・モジュール２２０を具備する、本開示に従った回路を図示している。 図３Ａは、本開示に従ったレプリカ・バイアシング（biasing、バイアス印加）の包括的な実施形態を示している。図において包括的アンプ３００はレプリカ・バイアス・モジュール３２０を使用してバイアスされる。 図３Ｂは、本開示によるレプリカ・バイアシングの代替実施形態を図示している。図において、入力信号ＩＮは１つの交流結合キャパシタＣ１によってメイン・アンプ３００に結合されている。 図４は、構成成分トランジスタＭＰ１およびＭＮ１がそれぞれ所与の固定サイズＷｐおよびＷｎである場合の、プッシュプル・アンプの非線形の相互コンダクタンスｇｍ３とバイアス電圧ＶＢ１との関係のプロットを図示している。 図５は、一定の電力制御ステップ・サイズを有するドライバ・アンプの先行技術実現形態を図示している。 図６は、サブ・アンプＡ．１〜Ａ．Ｍが各々サイズβ１Ｗを有する能動トランジスタを具備し、他方サブ・アンプＡ（Ｍ＋１）〜Ａ．Ｎが各々サイズβ２Ｗを有する能動トランジスタを具備する（β２＞β１）本開示の実施形態を図示している。 図７は、本開示の様々な側面を利用するプッシュプル・アンプの実施形態を図示している。 図８は、本開示による方法の実施形態を図示している。
図１は、ディジタル・インバータまたは「プッシュプル」アーキテクチャを使用するアンプの先行技術実現形態を図示する。図１において、トランジスタＭＰ１およびＭＮ１のゲート同士はショートされており、また、ＭＰ１とＭＮ１のドレイン同士はショートされている。入力信号ＩＮはキャパシタＣを介してトランジスタＭＰ１およびＭＮ１のゲートにＡＣ結合されており、他方、出力信号ＯＵＴはＭＰ１とＭＮ１のドレインから利用可能である。トランジスタＭＮＥおよびＭＰＥはＭＮ１およびＭＰ１に直列結合されており、制御信号ＥＮおよび相補的な制御信号ＥＮ´に基づいてアンプをイネーブルまたはディセーブルにするために随意的に設けられている。一実現形態では入力信号および出力信号は無線周波数（ＲＦ）信号であり得る。
アンプが線形動作範囲にとどまることを保証するために、アンプは「自己バイアスされる」、すなわち、その入力が抵抗ＲＦＢによって出力にＤＣ結合される。自己バイアスは、線形性を達成するための簡単な技術であるが、概して、例えばアンプ・バイアス電流を線形動作範囲から独立して調整する柔軟性をほとんど許さない。この回路の別の特性は、その利得が、プロセスのばらつきと、電源電圧ＶＤＤおよびグランドの間のあらゆる寄生抵抗と、に影響を受けやすいかもしれないということである。
図２は本開示に従ったアンプ実施形態を図示している。図２中の回路は、アンプ２００、電流バイアス・モジュール２１０、およびレプリカ（複製）・バイアス・モジュール２２０を具備する。示されている実施形態では、アンプ２００のＮＭＯＳトランジスタＭＮ１は、電流バイアス・モジュール２１０によって生成された電圧ＶＢ１によってバイアスされており、また、アンプ２００のＰＭＯＳトランジスタＭＰ１は、レプリカ・バイアス・モジュール２２０によって生成された電圧ＶＢ２によってバイアスされている。
バイアス電圧ＶＢ１を生成するために、電流バイアス・モジュール２１０は、トランジスタＭＮ１ＢおよびＭＮＥＢと直列結合された電流源Ｉｂｉａｓ１を含んでいる。トランジスタＭＮ１ＢおよびＭＮＥＢは、アンプ２００中のトランジスタＭＮ１およびＭＮＥの構成を複製するように設計され得る。例えば、ＭＮ１ＢおよびＭＮＥＢは、ＭＮ１およびＭＮＥと同様のトポロジーおよびサイズ比を有するように設計され得る。トランジスタＭＮ１Ｂのゲートはドレインに結合されて電圧ＶＢ１ｂを生成する。電圧ＶＢ１ｂは、ＲＣネットワーク２０５を介してバイアス電圧ＶＢ１としてトランジスタＭＮ１のゲートに結合されている。ＲＣネットワーク２０５は、ＶＢ１とＶＢ１ｂとの間で随意的に設けられて、入力信号ＩＮを電流バイアス・モジュール２１０からより良好に分離する。
電圧ＶＢ１ｂとＶＢ１との間の結合は、アンプ２００のバイアス電流を、Ｉｂｉａｓ１の倍数に固定する。この倍数は、ＭＮ１Ｂのサイズに対するＭＮ１のサイズの比に基づいて決定され得る。バイアス電流モジュール２１０中のトランジスタＭＮＥＢが、アンプ２００中のトランジスタＭＮＥを「複製する（replicate）」ように設計される（このことは、電流バイアス・モジュール２１０とアンプ２００との間の電流ミラーリング（mirroring）をより高精度にすることを可能にする）ことに注意されたい。
上記のように、トランジスタＭＰ１はレプリカ・バイアス・モジュール２２０によって生成された電圧ＶＢ２によってバイアスされている。レプリカ・バイアス・モジュール２２０は、アンプ２００中の対応するトランジスタＭＰＥ、ＭＰ１、ＭＮ１、およびＭＮＥの構成を複製するレプリカ（複製）トランジスタＭＰＥＲ、ＭＰ１Ｒ、ＭＮ１Ｒ、およびＭＮＥＲを含んでいる。総体として、これらレプリカ・トランジスタはレプリカ・アンプ２２５を構成するものとして称され得る。
図２において、レプリカ・アンプ２２５は、アンプ２２０のための適切なバイアス電圧ＶＢ２を以下のように生成する。レプリカ・アンプ２２５の出力ノード２２５ａは、差動アンプＡＲの正のノードに結合されている。アンプＡＲは、レプリカ・アンプ２２５の出力電圧を基準電圧Ｖｒｅｆと比較する。アンプＡＲは、トランジスタＭＰ１Ｒのゲートにフィード・バックされる電圧ＡＲ＿ｏｕｔを出力する。このフィード・バックの結果、ＭＰ１Ｒのゲート・バイアスはレプリカ・アンプ２２５の出力電圧２２５ａを基準電圧Ｖｒｅｆの近くに維持するように調整される。ＭＰ１Ｒのゲート電圧、すなわちＡＲ＿ｏｕｔは、抵抗ＲＢを介してＶＢ２としてアンプ２００中のトランジスタＭＰ１のゲートにＤＣ結合されている。アンプ２００の直流特性はレプリカ・アンプ２２５のものと一致する（match）と期待されるので、アンプ２００の出力電圧ＯＵＴの直流レベルはレプリカ・バイアス・モジュール２２０中で設定されている基準電圧Ｖｒｅｆと一致すると期待される。
一実施形態では、レプリカ・アンプ２２５中のトランジスタのサイズは、アンプ２００中の対応するトランジスタのサイズと同一であってもよいし、または固定の倍数であってもよい。別の実施形態では、アンプ２００は、トランジスタＭＰＥ、ＭＰ１、ＭＮ１、およびＭＮＥの並列結合された複数のインスタンス（instance）を取り込んでいてもよいし、また、図７に関してさらに本明細書において記述されているように、レプリカ・トランジスタは、メイン・アンプ２００内の並列結合されたトランジスタの１つのインスタンスを含んでいてもよい。
アンプ２００の特性をさらに複製するために、レプリカ・アンプ２２５中のＭＮ１Ｒのバイアス電圧は、アンプ２００中のＭＮ１をバイアスするために使用されるのと同じ電圧から取られ得る。例えば、トランジスタＭＮ１Ｒのゲートは、電流バイアス・モジュール２１０によって生成された電圧ＶＢ１ｂに結合され得る。また、レプリカ・アンプ２２５のトランジスタＭＮＥＲおよびＭＰＥＲは、アンプ２００のトランジスタＭＮＥおよびＭＰＥを制御するために使用されているのと同じ電圧ＥＮおよびＥＮ´によってバイアスされ得る。代替的な実施形態では、ＭＮＥＲは常にハイにバイアスされ得、また、ＭＰＥＲは常にローにバイアスされ得る。
上記の記述から、当業者は、本開示の技術を依然使用しながら図２に示されている回路トポロジーに対する様々な変更がなされ得ることを理解するだろう。例えば、トランジスタＭＮＥおよびＭＰＥは、電流バイアス・モジュールおよびレプリカ・バイアス・モジュール中のこれらの対応するレプリカとともに代替的な実施形態から省略され得る。さらに、トランジスタＭＮＥＲおよびＭＰＥＲは、これらトランジスタが完全にオンしている場合に無視できる電圧降下を有する短絡として見られることが可能であるので、レプリカ・バイアシング回路から全て省略され得る。さらに、本開示の技術は、適切な修正によって、代わりに電流バイアス・モジュールを使用してＰＭＯＳトランジスタＭＰ１をバイアスし、レプリカ・バイアス・モジュールを使用してＮＭＯＳトランジスタＭＮ１をバイアスするように容易に適用され得る。そのような実施形態は本開示の範囲内にあることを企図されている。
図３Ａは、本開示によるレプリカ・バイアシングの包括的な実施形態を示している。ここでは、包括的アンプ３００は、レプリカ・バイアス・モジュール３２０を使用してバイアスされている。概して、アンプ３００は、任意のトポロジーを使用して結合されたトランジスタを含み得、他方、レプリカ・アンプ３２５は、アンプ３００のトポロジーを「複製する」トポロジーを使用して接続されたトランジスタを含み得る。例えば、レプリカ・アンプ３２５中のトランジスタのサイズは、アンプ３００中のトランジスタのサイズと一致し、一定のスケーリング係数に収まるように選択され得る。さらに、可能な場合には、アンプ３００中のトランジスタのバイアス・レベル（第１バイアス電圧Ｖｂｉａｓ１を含む）も、レプリカ・アンプ３２５中の対応するトランジスタに提供され得る。
図３Ａにおいて、差動アンプＡＲは、負のフィード・バック（負帰還）を提供して、レプリカ・アンプ３２５の出力において所望のレベルＶｒｅｆを生成するようにレプリカ・トランジスタ３２５のバイアシングを調整する。次いで、レプリカ・トランジスタのバイアス電圧は抵抗ＲＢを介してバイアス電圧Ｖｂｉａｓ２としてメイン・アンプ３００に結合され得る。
図３Ｂは、本開示によるレプリカ・バイアシングの代替的な実施形態を図示している。ここでは入力信号ＩＮは１つのＡＣ結合キャパシタＣ１を介してメイン・アンプ３００に結合されている。図３Ｂにおいて、レプリカ・アンプ３２５のフィード・バック構成は、メイン・アンプ３００をバイアスするための１つのバイアス電圧ＶＢを生成する。
上記の技術は、概してあらゆるアンプ適用形態（application）に適用され得る。一実施形態では、上記の技術は、無線周波数（ＲＦ）送信器用のドライバ・アンプのデザインに適用され得る。
アンプをバイアスするためのレプリカ回路を提供するための技術は上に開示された。このレプリカ回路を使用して構成成分トランジスタの非線形な係数ｇｍ３が原因の歪みを最小化するためのアンプ回路を設計するための技術が、さらに以下に開示される。
共通ソースＮＭＯＳまたはＰＭＯＳアンプについては、小信号ソース対ドレイン電流ｉｄｓは、以下（等式１）のように表現されることが可能である。
ｉｄｓ＝ｇｍｖｇｓ＋ｇｍ２ｖｇｓ ２＋ｇｍ３ｖｇｓ ３＋…
ここで、ｖｇｓは小信号ゲート対ソース電圧を表わし、ｇｍは１次装置相互コンダクタンスを表わし、ｇｍ２は２次装置相互コンダクタンスを表わす。１次相互コンダクタンスｇｍは、通常、所望の利得を備えたアンプを提供するように選択される。集積回路では、項ｇｍ２およびｇｍ３はアンプ出力において非線形歪みに寄与する。本開示によれば、下に記述されているように能動トランジスタのための適切な装置サイズおよびバイアス電流（あるいは電圧）を選択することによって、項ｇｍは、所望のアンプ利得を提供するように選択され得、他方、項ｇｍ３は最小化または相殺され得る。
一実施形態では、共通ソース・アンプの上記の解析は図２のプッシュプル・アンプ２００（これは、共通ソースＰＭＯＳアンプと並列結合された共通ソースＮＭＯＳアンプと考えられ得る）に適用され得る。プッシュプル・アンプのための設計手順の実施形態を例示するために、図４は、構成成分能動トランジスタＭＰ１およびＭＮ１のｇｍ３ｐおよびｇｍ３ｎのプロットとともに、図２のプッシュプル・アンプ２００全体的な３次相互コンダクタンスｇｍ３のプロットをそれぞれ図示している。相互コンダクタンス値は、トランジスタＭＰ１またはＭＮ１のいずれかに印加されたバイアス電圧ＶＢに対してプロットされている。図４において、トランジスタＭＰ１およびＭＮ１はＷｐおよびＷｎのサイズをそれぞれ有すると想定されている。
図４から、ＭＮ１またはＭＰ１のいずれかのためのバイアス電圧の範囲（図４においてＶ１からＶ２に亘っている）が概して存在し、ここでは、プッシュプル・アンプ全体のｇｍ３は０に近いことに注意されたい。アンプを設計するために、バイアス電圧ＶＢは、この範囲内にあるように設定され得、トランジスタＭＰ１およびＭＮ１のサイズは所望のアンプ利得のための適切なｇｍ１を達成するように選択される。一実施形態では、バイアス電圧ＶＢは、電流バイアス・モジュール２１０またはレプリカ・バイアス・モジュール２２０によって設定され得る。
当業者は、図４中のプロット、したがって電圧Ｖ１からＶ２の適切な範囲は、例えばコンピュータ回路シミュレーション、実験的測定、または他の技術によって、回路設計者に知られ得ることを認識するだろう。
本開示のさらなる側面に従って、アンプの出力電力制御ステップ・サイズを変えるための技術が提供される。
図５は、一定の出力電力制御ステップ・サイズを有するドライバ・アンプの先行技術実現形態を図示している。図５において、アンプは、Ｎ個の並列接続されたサブ・アンプを含んでいる。各サブ・アンプは、Ａ．ｎによって示されており、また、幅αＷを有する能動トランジスタを具備している。ここで、αはスケーリング定数であり、Ｗはサイズ定数である。増幅器出力信号ＯＵＴの電力レベルは、複数サブ・アンプの選択された部分集合をオン（またはオフ）することによって制御され得る。例えば、サブ・アンプＡ．１がイネーブルにされて最低の電力レベルを選択し、サブ・アンプＡ．２が加えてイネーブルにされて２番目に低い電力レベルなどをさらに選択し、サブ・アンプＡ．１〜Ａ．Ｎ全てが同時にイネーブルにされて最高の電力レベルを選択するまで続く。示されている実現形態では、最高の電力レベルは計ＮαＷのトランジスタ幅に相当する。各サブ・アンプが同じ関連する能動トランジスタ幅（例えば、図５中のαＷ）を有するので、アンプの出力電力レベルは一定の増分で直線的に増加されることが可能になっていることに注意されたい。
アンプの電力レベルはサブ・アンプに提供される１以上のバイアス電圧を変えることによっても選択され得る。一実施形態では、全てのサブ・アンプには１つのバイアス電圧が提供され得、この１つのバイアス電圧が変えられて全てのサブ・アンプの出力電力レベルを同時に調整し得る。
本開示によれば、電力制御ステップ・サイズはアンプの出力電力範囲に亘って非均一的とされ得る。この結果、より小さなステップ・サイズがより低い出力電力レベルにおいて提供され、他方、より大きなステップ・サイズがより高い出力電力レベルにおいて提供される。このようにして、より高い出力電力レベルよりも、より低い電力レベルに対して、より良い分解能が提供される。このことは、電力制御レベル（例えば、送信器中のドライバ・アンプ用の電力制御レベル）が線形単位ではなく対数またはデシベル（ｄＢ）単位で多くの場合規定されるので、有利であり得る。
図６は、本開示の実施形態を図示している。ここでは、各サブ・アンプＡ．１〜Ａ．Ｍはサイズβ１Ｗを有する能動トランジスタを具備し、他方、各サブ・アンプＡ（Ｍ＋１）―Ａ．Ｎはサイズβ２Ｗ（β２＞β１）を有する能動トランジスタを具備する。本開示によれば、送信電力レベルは以下のように割り当てられ得る。サブ・アンプＡ．１がイネーブルにされて最低の電力レベルを選択し、サブ・アンプＡ．２が加えてイネーブルにされて２番目に低い電力レベルを選択し、サブ・アンプＡ．１〜Ａ．Ｍが同時にイネーブルにされてＭ番目に低い電力レベルを選択するまで続く。さらに電力を増加させるためには、サブ・アンプＡ（Ｍ＋１）が加えてイネーブルにされ、次いでサブ・アンプＡ（Ｍ＋２）がイネーブルにされ、サブ・アンプＡ．１〜Ａ．Ｎ全てが同時にイネーブルにされて最高の電力レベルを選択するまで続く。示されている実施形態では、最高の電力レベルは、計［Ｍβ１＋（Ｎ−Ｍ）β２］Ｗのトランジスタ幅に相当する。
上記の説明から、アンプ出力電力が、より低い電力レベルにおいてβ１Ｗのステップで制御され、より高い電力レベルにおいてβ２Ｗで制御されることが分かる。β２＞β１であると想定すると、より高い出力電力レベルよりも、より低い電力レベルに対して、より良い分解能が提供される。
一実施形態では、図６の実施形態の最高の電力レベルは、図５の先行技術実現形態の最高の電力レベルと等しく設定され得る。この結果、両方の実現形態の最大の達成可能な電力レベルは同じである。この実施形態では、β２およびβ１は、［Ｍβ１＋（Ｎ−Ｍ）β２］＝αＮのように制約されている。例えば、Ｍ＝Ｎ／２を想定すると、αは５であり得、β１は３であり得、また、β２は７であり得る。図６中の実施形態の電力制御ステップ・サイズが低出力電力レベルにおいて図６の実現形態のものよりも小さいので、図６の実施形態の対応する電流消費は低出力電力レベルにおいて低くなる。
当業者は、本開示によれば、別個のステップ・サイズの個数が図６に示されている２つ（β２およびβ１）より多くても良いことを認識するだろう。ステップ・サイズおよび対応するサブアンプ・サイズは、電力レベルの増加に連れて単調に増加し得る。
図７は、本開示の様々な側面を利用するプッシュプル・アンプの実施形態を図示している。図７において、メイン・アンプ７００は、複数のサブ・アンプＡ．１〜Ａ．Ｎを含んでいる。各サブ・アンプＡ．ｎは対応する制御信号ＥＮ．ｎおよびＥＮ．ｎ´によってイネーブルまたはディセーブルにされ得る。サブ・アンプＡ．１〜Ａ．Ｍの各々は、β１Ｗｐおよびβ１Ｗｎの関連するトランジスタ幅を有する能動ＰＭＯＳおよびＮＭＯＳトランジスタをそれぞれ具備し、他方、サブ・アンプＡ（Ｍ＋１）〜Ａ．Ｎの各々は、β２Ｗｐおよびβ２Ｗｎの関連する幅を有する能動トランジスタを具備する。
図７において、各サブ・アンプの能動ＮＭＯＳトランジスタは、上記のように、電流バイアス・モジュール７１０から導かれたゲート電圧ＶＢ１によってバイアスされている。各サブ・アンプの能動ＰＭＯＳトランジスタは、上記のように、レプリカ・バイアス・モジュール７２０から導かれたゲート電圧ＶＢ２によってバイアスされている。一実施形態では、電流バイアス・モジュール７１０およびレプリカ・バイアス・モジュール７２０は、バイアスのためのトランジスタ・サイズβ２またはβ１を使用し得る。一実施形態では、バイアス・モジュールは、バイアスの際のより高い精度のために、より小さなβ２またはβ１を使用し得る。
図８は、本開示による方法の実施形態を図示している。図８において、電流バイアス・モジュール中のバイアス電圧は、ステップ８００において、アンプ回路の第１トランジスタに結合される。ステップ８１０において、レプリカ回路中のバイアス電圧は、アンプ回路中の第２トランジスタに結合される。ステップ８２０において、レプリカ回路の出力はフィードバック・アンプに結合される。ステップ８３０において、入力信号はアンプ回路にＡＣ結合される。ステップ８４０において、記述されているような複数のアンプ回路が、イネーブル・トランジスタを使用して選択的にオンおよびオフされる。
本明細書において記述されている教示に基づいて、本明細書において開示されているある側面が他の側面とは別個に実行され得、これらの側面の２つ以上が様々な方法で組み合わせられ得ることは明らかなはずである。１つ以上の例示的な実施形態において、記述されている機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらのあらゆる組合せにおいて実現され得る。ソフトウェアにおいて実現される場合、関数は１つまたは複数の指示またはコードとして、コンピュータ可読媒体上で格納または送信され得る。コンピュータ可読媒体は、コンピュータ記憶装置媒体、およびコンピュータ・プログラムのある位置から別の位置への移動を容易にするあらゆる媒体を含む通信媒体、の両方を含んでいる。記憶媒体は、コンピュータによってアクセスされることが可能なあらゆる利用可能な物理的媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または命令またはデータ構造の形態の所望のプログラム・コードを運ぶか格納するために使用されることが可能で且つコンピュータによってアクセスされることが可能な他のあらゆる媒体を具備し得る。また、あらゆる接続も当然、コンピュータ可読媒体と称される。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、撚線対、ディジタル加入者線（ＤＳＬ）、または赤外線、無線およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信される場合、この同軸ケーブル、光ファイバーケーブル、撚線対、ＤＳＬ、または赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。
本明細書において使用されているディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイディスクを含んでいる。ここで、ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、他方、ディスク（ｄｉｓｃ）はレーザーでデータを光学的に再生する。上記のものの組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
この明細書、および請求項では、ある要素が別の要素「に結合されている」または「に接続されている」と称されている場合、この要素は直接別の要素に接続または接続されていることが可能であり、または、介在する要素が存在してもよい。対照的に、ある要素が別の要素「に直接接続されている」または「に直接結合されている」と称されている場合、介在する要素は無い。
多くの側面および例が記述された。しかしながら、これらの例に対する様々な変更が可能であり、また、本明細書において示されている原理は、他の側面に同様に適用され得る。これらの側面および他の側面は以下の請求項の範囲内にある。

Claims (47)

  1. 複数のトランジスタを具備する主回路であって、前記複数のトランジスタは第１トランジスタを具備し、前記主回路は前記主回路の入力ノードにＡＣ結合された入力信号をさらに具備し、前記入力ノードは前記第１トランジスタに結合されており、前記主回路は前記主回路の出力ノードにおいて生成された出力信号をさらに具備する、主回路と、
    前記主回路中の前記複数のトランジスタに一致するレプリカ・トランジスタを具備するレプリカ回路であって、前記レプリカ・トランジスタは前記複数のトランジスタが前記主回路中で相互に結合されているのと同じ方法で相互に結合されており、前記レプリカ回路は前記主回路の前記入力ノードおよび前記出力ノードに対応する入力ノードおよび出力ノードを有し、前記レプリカ回路の前記入力ノードは前記レプリカ回路の前記出力ノードに結合されている、レプリカ回路と、
    を具備するアンプ。
  2. 前記主回路の前記複数のトランジスタが、対応するレプリカ・トランジスタの固定倍数の幅を有する、
    請求項１のアンプ。
  3. 前記アンプが、送信器用ドライバ・アンプである、
    請求項１のアンプ。
  4. 前記入力信号および前記出力信号が、無線周波数（ＲＦ）信号である、
    請求項１のアンプ。
  5. 前記主回路が第１プッシュプル・アンプ回路を具備し、前記第１プッシュプル・アンプ回路が第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタを具備する、
    請求項１のアンプ。
  6. 前記第１トランジスタが、前記第１ＮＭＯＳトランジスタである、
    請求項５のアンプ。
  7. 前記第１トランジスタが、前記第１ＰＭＯＳトランジスタである、
    請求項５のアンプ。
  8. 前記主回路の前記入力信号が、前記第１ＮＭＯＳトランジスタのゲートおよび前記第１ＰＭＯＳトランジスタのゲートに結合されている、
    請求項７のアンプ。
  9. 前記レプリカ回路の前記出力ノードがフィードバック・モジュールを介して前記レプリカ回路の前記入力ノードに結合されており、前記フィードバック・モジュールが前記レプリカ回路の前記出力ノードにおける電圧を基準電圧に駆動するために第１レプリカ・トランジスタのバイアス電圧を調整するためのフィードバック・アンプを具備する、
    請求項８のアンプ。
  10. 電流バイアス・モジュールをさらに具備し、前記第１ＮＭＯＳトランジスタの前記ゲートが前記電流バイアス・モジュールに結合されており、前記電流バイアス・モジュールがダイオード接続されている第１ミラーＮＭＯＳトランジスタに直列結合されている電流源を具備し、前記第１ＮＭＯＳトランジスタのゲート・バイアスが前記第１ミラーＮＭＯＳトランジスタのゲートに結合されている、
    請求項９のアンプ。
  11. 前記第１ミラーＮＭＯＳトランジスタの前記ゲートが、前記主回路中の前記第１ＮＭＯＳトランジスタに対応する前記レプリカ回路中のトランジスタのゲートに結合されている、請求項１０のアンプ。
  12. 前記第１プッシュプル・アンプ回路に直列結合された少なくとも１つのイネーブル・トランジスタをさらに具備し、前記少なくとも１つのイネーブル・トランジスタがイネーブル信号に応じて前記第１プッシュプル・アンプ回路を選択的にオンするように構成されている、
    請求項５のアンプ。
  13. 前記少なくとも１つのイネーブル・トランジスタが、前記第１ＮＭＯＳトランジスタに直列接続されたＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタに直列接続されたＰＭＯＳトランジスタと、を具備する、
    請求項１２のアンプ。
  14. 前記主回路が複数のサブ・アンプ回路を具備し、前記複数のサブ・アンプ回路の各々は選択的にオンまたはオフされるように構成されている、
    請求項１２のアンプ。
  15. 前記複数のサブ・アンプ回路が、各々が第１サイズを有する第１の複数のサブ・アンプ回路と、各々が第２サイズを有する第２の複数のサブ・アンプ回路と、を具備し、前記第２サイズが前記第１サイズより大きい、
    請求項１４のアンプ。
  16. 前記第１の複数のサブ・アンプ回路が第１の複数の電力レベルを生成するように設定可能であり、
    前記第２の複数のサブ・アンプ回路が第２の複数の電力レベルを生成するのに設定可能であり、前記第２の複数の電力レベルの各々が前記第１の複数の電力レベルの各々より高い、
    請求項１５のアンプ。
  17. 前記主回路が複数のプッシュプル・アンプ回路を具備し、各プッシュプル・アンプ回路が少なくとも１つのイネーブル・トランジスタに直列結合されており、前記複数の少なくとも１つのイネーブル・トランジスタの各々が選択的イネーブル信号に応じて前記複数のプッシュプル・アンプ回路の各々を選択的にオンするように構成されている、
    請求項１２のアンプ。
  18. 前記複数のプッシュプル・アンプ回路が、各々が第１サイズを有する第１の複数のプッシュプル・アンプ回路と、各々が第２サイズを有する第２の複数のプッシュプル・アンプ回路と、を具備し、前記第２サイズが前記第１サイズより大きい、
    請求項１７のアンプ。
  19. 前記第１サイズが第１ＮＭＯＳ幅および第１ＰＭＯＳ幅に対応し、前記第２サイズが第２ＮＭＯＳ幅および第２ＰＭＯＳ幅に対応し、前記第１ＮＭＯＳ幅と前記第２ＮＭＯＳ幅との間の比率が前記第１サイズと前記第２サイズとの間の比率と等しく、前記第１ＰＭＯＳ幅と前記第２ＰＭＯＳ幅との間の比率も前記第１サイズと前記第２サイズとの間の比率と等しい、
    請求項１８のアンプ。
  20. 前記第１の複数のプッシュプル・アンプ回路が、第１の複数の電力レベルを生成するために選択的にイネーブルにされ、
    前記第２の複数のプッシュプル・アンプ回路が、第２の複数の電力レベルを生成するために選択的にイネーブルにされ、前記第２の複数の電力レベルの各々が前記第１の複数の電力レベルの各々より高い、
    請求項１９のアンプ。
  21. 前記複数のプッシュプル・アンプ回路が、各々が第３サイズを有する第３の複数のプッシュプル・アンプ回路をさらに具備し、前記第３の複数のプッシュプル・アンプ回路が第３の複数の電力レベルを生成するために選択的にイネーブルにされ、前記第３の複数の電力レベルの各々が前記第２の複数の電力レベルの各々より高い、
    請求項２０のアンプ。
  22. 前記電流バイアス・モジュールが、前記主回路中のトランジスタの１次を超える次数の相互コンダクタンスを最小化するためのバイアス電圧を生成する、
    請求項１０のアンプ。
  23. アンプ回路を操作するための方法であって、前記アンプ回路は複数のトランジスタを具備し、前記複数のトランジスタは第１トランジスタを具備し、前記アンプ回路は前記アンプ回路の入力ノードにＡＣ結合されている入力信号をさらに具備し、前記入力ノードは前記第１トランジスタに結合されており、前記アンプ回路は前記アンプ回路の出力ノードにおいて生成された出力信号をさらに具備し、前記方法は、
    レプリカ回路中の第１レプリカ・トランジスタのバイアス電圧を前記アンプ回路の前記第１トランジスタに結合することであって、前記レプリカ回路は前記アンプ回路中の前記複数のトランジスタに一致するレプリカ・トランジスタを具備し、前記レプリカ・トランジスタは前記複数のトランジスタが前記アンプ回路中で相互に結合されているのと同じ方法で相互に結合されており、前記レプリカ回路は前記アンプ回路の前記入力ノードおよび前記出力ノードに対応する入力ノードおよび出力ノードを有し、前記レプリカ回路の前記入力ノードは前記レプリカ回路の前記出力ノードに結合されている、結合すること、
    を具備する方法。
  24. 前記主回路の前記複数のトランジスタが、対応するレプリカ・トランジスタの固定倍数の幅を有する、
    請求項２３の方法。
  25. 前記アンプ回路が、送信器用ドライバ・アンプである、
    請求項２３の方法。
  26. 前記入力信号および前記出力信号が、無線周波数（ＲＦ）信号である、
    請求項２３の方法。
  27. 前記アンプ回路が第１プッシュプル・アンプ回路を具備し、前記第１プッシュプル・アンプ回路が第１ＮＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタを具備する、
    請求項２３の方法。
  28. 前記第１トランジスタが、前記第１ＮＭＯＳトランジスタである、
    請求項２７の方法。
  29. 前記第１トランジスタが、前記第１ＰＭＯＳトランジスタである、
    請求項２７の方法。
  30. 前記アンプ回路の前記入力信号を前記第１ＮＭＯＳトランジスタのゲートおよび前記第１ＰＭＯＳトランジスタのゲートにＡＣ結合することをさらに具備する、
    請求項２９の方法。
  31. 前記レプリカ回路の前記出力ノードを、前記レプリカ回路の前記出力ノードにおける電圧を基準電圧に駆動するために前記第１レプリカ・トランジスタの前記バイアス電圧を調整するためのフィードバック・アンプに結合すること、をさらに具備する、
    請求項３０の方法。
  32. 前記第１ＮＭＯＳトランジスタの前記ゲートを電流バイアス・モジュールに結合することをさらに具備し、前記電流バイアス・モジュールがダイオード接続されている第１ミラーＮＭＯＳトランジスタに直列結合されている電流源を具備し、前記第１ＮＭＯＳトランジスタのゲート・バイアスが前記第１ミラーＮＭＯＳトランジスタのゲートに結合されている、
    請求項３１の方法。
  33. 少なくとも１つのイネーブル・トランジスタを前記第１プッシュプル・アンプ回路に直列結合することと、
    前記第１プッシュプル・アンプ回路を選択的にオンするために前記少なくとも１つのイネーブル・トランジスタをイネーブルにすることと、
    をさらに具備する、請求項２７の方法。
  34. 前記少なくとも１つのイネーブル・トランジスタが、前記第１ＮＭＯＳトランジスタに直列接続されたＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタに直列接続されたＰＭＯＳトランジスタと、を具備する、
    請求項３３の方法。
  35. 前記アンプ回路が複数のプッシュプル・アンプ回路を具備し、前記方法が、
    少なくとも１つのイネーブル・トランジスタを各プッシュプル・アンプ回路に直列結合することと、
    前記複数のプッシュプル・アンプ回路の各々を選択的にオンするために前記複数の少なくとも１つのイネーブル・トランジスタの各々を選択的にイネーブルにすることと、
    をさらに具備する、
    請求項３３の方法。
  36. 前記複数のプッシュプル・アンプ回路が、各々が第１サイズを有する第１の複数のプッシュプル・アンプ回路と、各々が第２サイズを有する第２の複数のプッシュプル・アンプ回路と、を具備し、前記第２サイズが前記第１サイズより大きい、
    請求項３５の方法。
  37. 前記第１サイズが第１ＮＭＯＳ幅および第１ＰＭＯＳ幅に対応し、前記第２サイズが第２ＮＭＯＳ幅および第２ＰＭＯＳ幅に対応し、前記第１ＮＭＯＳ幅と前記第２ＮＭＯＳ幅との間の比率が前記第１サイズと前記第２サイズとの間の比率と等しく、前記第１ＰＭＯＳ幅と前記第２ＰＭＯＳ幅との間の比率も前記第１サイズと前記第２サイズとの間の比率と等しい、
    請求項３６の方法。
  38. 第１の複数の電力レベルを生成するために前記第１の複数のプッシュプル・アンプ回路を選択的にオンすることと、
    第２の複数の電力レベルを生成するために前記第２の複数のプッシュプル・アンプ回路を選択的にオンすることであって、前記第２の複数の電力レベルの各々が前記第１の複数の電力レベルの各々より高い、オンすることと、
    をさらに具備する、請求項３６の方法。
  39. 前記アンプ回路が複数のサブ・アンプ回路を具備し、
    前記方法が、前記複数のサブ・アンプ回路の各々を選択的にオンすること、をさらに具備する、
    請求項３３の方法。
  40. 前記複数のサブ・アンプ回路が、各々が第１サイズを有する第１の複数のサブ・アンプ回路と、各々が第２サイズを有する第２の複数のサブ・アンプ回路と、を具備し、前記第２サイズが前記第１サイズより大きい、
    請求項３９の方法。
  41. 第１の複数の電力レベルを生成するために前記第１の複数のサブ・アンプ回路を選択的にオンすることと、
    第２の複数の電力レベルを生成するために前記第２の複数のサブ・アンプ回路を選択的にオンすることであって、前記第２の複数の電力レベルの各々が前記第１の複数の電力レベルの各々より高い、オンすることと、
    をさらに具備する、請求項４０の方法。
  42. 信号を複数の電力レベルのうちの１つへと増幅する方法であって、
    アンプ回路中で複数のサブ・アンプ回路を選択的にオンすることであって、前記複数のサブ・アンプ回路は、各々が第１サイズを有する第１の複数のサブ・アンプ回路と、各々が第２サイズを有する第２の複数のサブ・アンプ回路と、を具備し、前記第２サイズは前記第１サイズより大きい、オンすること、
    を具備する方法。
  43. 第１の複数の電力レベルを生成するために前記第１の複数のサブ・アンプ回路を選択的にオンすることと、
    第２の複数の電力レベルを生成するために前記第２の複数のサブ・アンプ回路を選択的にオンすることであって、前記第２の複数の電力レベルの各々が前記第１の複数の電力レベルの各々より高い、オンすることと、
    をさらに具備する、請求項４２の方法。
  44. 複数のトランジスタを具備するアンプ回路であって、前記複数のトランジスタは第１トランジスタを具備し、前記アンプ回路は前記アンプ回路の入力ノードにＡＣ結合されている入力信号をさらに具備し、前記入力ノードは前記第１トランジスタに結合されており、前記アンプ回路は前記アンプ回路の出力ノードにおいて生成された出力信号をさらに具備し、前記アンプは、
    レプリカ回路中の第１レプリカ・トランジスタのバイアス電圧を前記アンプ回路の前記第１トランジスタに結合するための手段であって、前記レプリカ回路は前記アンプ回路中の前記複数のトランジスタに一致するレプリカ・トランジスタを具備し、前記レプリカ・トランジスタは前記複数のトランジスタが前記アンプ回路中で相互に結合されているのと同じ方法で相互に結合されており、前記レプリカ回路は前記アンプ回路の前記入力ノードおよび前記出力ノードに対応する入力ノードおよび出力ノードを有し、前記レプリカ回路の前記入力ノードは前記レプリカ回路の前記出力ノードにフィード・バックを介して結合されている、結合するための手段、
    を具備するアンプ回路。
  45. 前記主回路の前記複数のトランジスタが、前記レプリカ・トランジスタの固定倍数の幅を有する、
    請求項４４のアンプ。
  46. 前記アンプ回路が、送信器用ドライバ・アンプである、
    請求項４４のアンプ。
  47. 前記入力信号および前記出力信号が、無線周波数（ＲＦ）信号である、
    請求項４４のアンプ。
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