KR101237620B1 - 바이어싱 및 전력 제어 양태들을 이용한 증폭기 설계 - Google Patents

바이어싱 및 전력 제어 양태들을 이용한 증폭기 설계 Download PDF

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Abstract

복제 회로 (220) 를 이용하여 증폭기 (200) 를 바이어싱하는 기술이 개시된다. 실시형태에서, 푸시-풀 증폭기 회로와 실질적으로 동일한 토폴로지 및 사이즈를 갖는 복제 회로 (220) 가 메인 푸시-풀 증폭기 회로 (200) 에 커플링된다. 복제 회로 (220) 의 트랜지스터 (MPIR) 는 소정의 DC 출력 전압 레벨을 생성하기 위해 피드백을 이용하여 바이어싱될 수도 있고, 이러한 바이어스 레벨은 메인 푸시-풀 증폭기 회로 (200) 의 대응 트랜지스터 (MPI) 에 적용될 수도 있다. 다른 실시형태에서, 전류 바이어스 모듈 (210) 의 트랜지스터 (Mn1B) 는 복제 회로 (220) 및 메인 푸시-풀 증폭기 회로 (300) 의 대응 트랜지스터들 (Mn1, MnPR) 을 바이어스하는데 사용될 수도 있다. 저 전력 레벨에서 전력 소비를 감소시키기 위해 저 전력 레벨들에서 미세 레졸루션을 그리고 고 전력 레벨에서 코어스 레졸루션을 갖는 불균일 스텝 사이즈를 갖도록 증폭기를 구성하는 추가적인 기술이 개시된다.

Description

바이어싱 및 전력 제어 양태들을 이용한 증폭기 설계{AMPLIFIER DESIGN WITH BIASING AND POWER CONTROL ASPECTS}
본 개시는 집적 회로 (IC) 에 관한 것이며, 보다 상세하게는 IC 증폭기 설계에 관한 것이다.
증폭기는 통신 송신기 및 수신기와 같은 집적 회로 (IC) 디바이스들에서 중요한 빌딩 블록이다. 증폭기들은 통상적으로 입력 신호에 대한 원하는 이득을 제공하는 한편 전체 전력 소비 및/또는 출력 신호에 있어서의 왜곡 수준을 최소화한다. 증폭기 설계는 종종, 원하는 레벨의 성능을 달성하기 위한 특정 트레이드 오프, 예를 들어, 양호한 선형성에 대한 저 전력 소비의 트레이드 오프 또는 미세 레졸루션에 대한 큰 동적 범위의 트레이드 오프를 요구한다.
보다 큰 설계 유연성을 허용하고 전체 증폭기 성능의 개선을 위해 이러한 트레이트 오프들을 완화시키는 기술들이 바람직하다.
본 개시의 양태는 증폭기를 제공하며, 이 증폭기는, 복수의 트랜지스터들을 포함하는 메인 회로로서, 복수의 트랜지스터들은 제 1 트랜지스터를 포함하고, 메인 회로는 메인 회로의 입력 노드에 AC-커플링된 입력 신호를 더 포함하고, 상기 입력 노드는 제 1 트랜지스터에 커플링되고, 메인 회로는 메인 회로의 출력 노드에서 생성된 출력 신호를 더 포함하는, 상기 메인 회로; 및 메인 회로 내 복수의 트랜지스터들과 매칭되는 복제 트랜지스터들을 포함하는 복제 회로로서, 복제 트랜지스터는 복수의 트랜지스터들이 메인 회로 내에서 서로 커플링되는 것과 동일한 방법으로 서로 커플링되고, 복제 회로는 메인 회로의 입력 노드 및 출력 노드에 대응하는 입력 노드 및 출력 노드를 구비하고, 복제 회로의 입력 노드는 복제 회로의 출력 노드에 커플링되는, 상기 복제 회로를 포함한다.
본 개시의 다른 양태는 증폭기 회로를 동작시키는 방법을 제공하며, 증폭기 회로는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 제 1 트랜지스터를 포함하고, 증폭기 회로는 증폭기 회로의 입력 노드에 AC-커플링된 입력 신호를 더 포함하고, 입력 노드는 제 1 트랜지스터에 커플링되고, 증폭기 회로는 증폭기 회로의 출력 노드에서 생성된 출력 신호를 더 포함하고, 상기 방법은 복제 회로 내 제 1 복제 트랜지스터의 바이어스 전압을 증폭기 회로의 제 1 트랜지스터에 커플링하는 단계를 포함하며, 복제 회로는 증폭기 회로 내 복수의 트랜지스터들과 매칭되는 복제 트랜지스터들을 포함하고, 복제 트랜지스터는 복수의 트랜지스터들이 증폭기 회로 내에서 서로 커플링되는 것과 동일한 방법으로 서로 커플링되고, 복제 회로는 증폭기 회로의 입력 노드 및 출력 노드에 대응하는 입력 노드 및 출력 노드를 구비하고, 복제 회로의 입력 노드는 복제 회로의 출력 노드에 커플링된다.
본 개시의 또 다른 양태는 신호를 복수의 전력 레벨들 중 하나로 증폭하는 방법을 제공하며, 이 방법은 증폭기 회로 내의 복수의 서브 증폭기 회로들을 선택적으로 턴 온하는 단계를 포함하고, 복수의 서브 증폭기 회로들은 각각 제 1 사이즈를 갖는 제 1 복수의 서브 증폭기 회로들, 및 각각 제 2 사이즈를 갖는 제 2 복수의 서브 증폭기 회로들을 포함하고, 제 2 사이즈는 제 1 사이즈 보다 더 크다.
본 개시의 또 다른 양태는 복수의 트랜지스터들을 포함하는 증폭기 회로를 제공하며, 복수의 트랜지스터들은 제 1 트랜지스터를 포함하고, 증폭기 회로는 증폭기 회로의 입력 노드에 AC-커플링된 입력 신호를 더 포함하고, 상기 입력 노드는 제 1 트랜지스터에 커플링되고, 증폭기 회로는 증폭기 회로의 출력 노드에서 생성된 출력 신호를 더 포함하고, 증폭기 회로는: 복제 회로 내 제 1 복제 트랜지스터의 바이어스 전압을 증폭기 회로의 제 1 트랜지스터에 커플링하는 수단을 포함하고, 복제 회로는 증폭기 회로 내 상기 복수의 트랜지스터들과 매칭되는 복제 트랜지스터들을 포함하고, 복제 트랜지스터는 복수의 트랜지스터들이 증폭기 회로 내에서 서로 커플링되는 것과 동일한 방법으로 서로 커플링되고, 복제 회로는 증폭기 회로의 입력 노드 및 출력 노드에 대응하는 입력 노드 및 출력 노드를 구비하고, 복제 회로의 입력 노드는 피드백 모듈을 통해 복제 회로의 출력 노드에 커플링된다.
도 1은 디지털 인버터 또는 "푸시-풀" 아키텍쳐를 이용하는 종래 기술의 증폭기의 구현을 도시한다.
도 2는 증폭기 (200), 전류 바이어스 모듈 (210), 및 복제 바이어스 모듈 (220) 을 포함하는 본 개시에 따른 회로를 도시한다.
도 3a는 본 개시에 따른 복제 바이어싱의 일반적인 실시형태를 도시하며, 일반적인 증폭기 (300) 는 복제 바이어스 모듈 (320) 을 이용하여 바이어스된다.
도 3b는 본 개시에 따른 복제 바이어싱의 대안적인 실시형태를 도시하며, 입력 신호 IN은 싱글 AC-커플링 커패시터 C1에 의해 메인 증폭기 (300) 로 커플링된다.
도 4는 푸시-풀 증폭기의 비선형 트랜스컨턱턴스 gm3와 각각 바이어스 전압 VB1, 구성 트랜지스터들 (MP1, MN1) 의 소정의 고정 사이즈 (Wp, Wn) 사이의 관계의 플롯을 도시한다.
도 5는 일정한 전력 제어 스텝 사이즈를 갖는 구동 증폭기의 종래 기술 구현을 도시한다.
도 6은 본 개시의 실시형태들을 도시하며, 서브-증폭기들 A.1 내지 A.M 각각은 사이즈 β1W를 갖는 능동 트랜지스터들을 포함하고, 서브-증폭기들 A.(M+1) 내지 A.N 각각은 사이즈 β2W를 갖는 능동 트랜지스터들을 포함하고, β2 > β1인 본 개시의 실시형태를 도시한다.
도 7은 본 개시의 다양한 양태들을 이용하는 푸시-풀 증폭기의 실시형태를 도시한다.
도 8은 본 개시에 따른 방법의 실시형태를 도시한다.
도 1은 디지털 인버터 또는 "푸시-풀" 아키텍쳐를 이용하는 증폭기의 종래 기술 구현을 도시한다. 도 1에서, 트랜지스터들 (MP1, MN1) 의 게이트들이 함께 단락되고, MP1 및 MN1의 드레인들 또한 함께 단락된다. 입력 신호 IN은 커패시터 C를 통해 트랜지스터들 (MP1, MN1) 의 게이트들에 AC-커플링되는 한편, 출력 신호 OUT는 MP1 및 MN1의 드레인들로부터 이용가능 하다. 트랜지스터들 (MNE, MPE) 은 MN1 및 MP1에 직렬 커플링되고, 제어 신호 EN 및 상보적 제어 신호 EN'에 기초하여 증폭기를 인에이블하거나 디스에이블하도록 선택적으로 제공된다. 일 구현에서, 입력 및 출력 신호들은 무선 주파수 (RF) 신호들일 수도 있다.
증폭기가 선형 동작 범위에 있다는 것을 보증하기 위해서, 증폭기는 "셀프-바이어스"된다, 즉 입력이 저항기 RFB를 통해 출력에 DC 커플링된다. 셀프-바이어스는 선형성을 달성하기 위한 단순 기술인 반면, 일반적으로, 예를 들어, 선형 동작 범위와 무관하게 증폭기 바이어스 전류를 조정하는 것에 유연성을 거의 허용하지 않는다. 이 회로의 다른 특징은, 그 이득은 변화들을 처리하는 것과 공급 전압 VDD와 그라운드 사이의 임의의 기생 저항에 민감할 수도 있다는 것이다.
도 2는 본 개시에 따른 증폭기 실시형태를 도시한다. 도 2의 회로는 증폭기 (200), 전류 바이어스 모듈 (210), 및 복제 바이어스 모듈 (220) 을 포함한다. 도시된 실시형태에서, 증폭기 (200) 의 NMOS 트랜지스터 (MN1) 는 전류 바이어스 모듈 (210) 에 의해 생성된 전압 VB1 에 의해 바이어스되고, 증폭기 (200) 의 PMOS 트랜지스터 (MP1) 은 복제 바이어스 모듈 (220) 에 의해 생성된 전압 VB2에 의해 바이어스된다.
바이어스 전압 VB1을 생성하기 위해서, 전류 바이어스 모듈 (210) 은 트랜지스터들 (MN1B, MNEB) 과 직렬로 커플링된 전원 Ibias1을 포함한다. 트랜지스터들 (MN1B, MNEB) 은 증폭기 (200) 의 트랜지스터들 (MN1, MNE) 의 구성을 복제하도록 구성될 수도 있는데, 예를 들면, MN1B 및 MNEB는 MN1 및 MNE와 비슷한 토포로지 및 사이즈 비를 갖도록 설계될 수도 있다. 트랜지스터 MN1B의 게이트는 전압 VB1b를 생성하는 드레인에 커플링되며, 이 드레인은 RC 네트워크 (205) 를 통해 바이어스 전압 VB1과 같이 트랜지스터 MN1의 게이트에 커플링된다. RC 네트워크 (205) 는, 입력 신호 IN을 전류 바이어스 모듈 (210) 로부터 더 양호하게 분리시키기 위해서 VB1과 VB1b 사이에 선택적으로 제공된다.
전압 VB1b와 VB1 사이의 커플링은 증폭기 (200) 의 바이어스 전류를 Ibias1의 배수로 고정한다. 이 배수는 MN1의 사이즈 대 MN1B의 사이즈의 비에 기초하여 결정될 수도 있다. 바이어스 전류 모듈 (210) 의 트랜지스터 MNEB는 증폭기 (200) 의 트랜지스터 MNE를 복제하도록 설계되어, 전류 바이어스 모듈 (210) 과 증폭기 (200) 사이의 전류 미러링에 있어서 보다 큰 정확성을 허용한다.
앞서 설명한 바와 같이, 트랜지스터 MP1은 복제 바이어스 모듈 (220) 에 의해 생성된 전압 VB2에 의해 바이어스된다. 복제 바이어스 모듈 (220) 은 증폭기 (200) 의 대응 트랜지스터들 (MPE, MP1, MN1 및 MNE) 의 구성을 복제한 복제 트랜지스터들 (MPER, MP1R, MN1R 및 MNER) 을 포함한다. 총괄적으로, 복제 트랜지스터들은 복제 증폭기 (225) 를 구성하는 것으로 지칭될 수도 있다.
도 2에서, 복제 증폭기 (225) 는 다음과 같이 증폭기 (220) 를 위한 적절한 바이어스 전압 (VB2) 을 생성한다. 복제 증폭기 (225) 의 출력 노드 (225a) 는 차동 증폭기 (AR) 의 포지티브 노드에 커플링되고, 이는 복제 증폭기 (225) 의 출력 전압을 기준 전압 (Vref) 과 비교한다. 증폭기 AR은, 트랜지스터 MP1R의 게이트로 다시 공급되는 전압 AR_out을 출력한다. 피드백의 결과로서, MP1R의 게이트 바이어스는 기준 전압 Vref에 가까운 복제 증폭기 (225) 의 출력 전압 (225a) 를 유지하도록 조정된다. MP1R의 게이트 전압, 또는 AR_out은, 저항기 RB를 경유하여, VB2로서 증폭기 (200) 의 트랜지스터 MP1의 게이트에 DC 커플링된다. 증폭기 (200) 의 DC 특성이 복제 증폭기 (225) 의 증폭 특성과 일치하는 것으로 예상되기 때문에, 증폭기 (200) 의 출력 전압 OUT의 DC 레벨이 복제 바이어스 모듈 (220) 에 설정된 기준 전압 Vref와 일치하는 것으로 예상된다.
실시형태에서, 복제 증폭기 (225) 의 트랜지스터들의 사이즈들은 증폭기 (200) 의 대응 트랜지스터들의 사이즈와 동일하거나 고정 배수일 수도 있다. 다른 실시형태에서, 증폭기 (200) 는 병렬로 커플링된 트랜지스터들 (MPE, MP1, MN1 및 MNE) 의 다양한 인스턴스를 포함할 수도 있고, 복제 트랜지스터들은, 본원의 도 7에 대하여 더 설명되는 바와 같이, 메인 증폭기 (200) 의 일 인스턴스의 병렬-커플링된 트랜지스터들을 포함할 수도 있다.
증폭기 (200) 의 특징을 더 복제하기 위해서, 복제 증폭기 (225) 의 MN1R의 바이어스 전압은 증폭기 (200) 의 바이어스 (MN1) 에 사용된 동일한 전압으로부터 취해질 수도 있다. 예를 들어, 트랜지스터 MN1R의 게이트는 전류 바이어스 모듈 (210) 에 의해 생성된 전압 VB1b에 커플링될 수도 있다. 또한, 복제 증폭기 (225) 의 트랜지스터들 (MNER, MPER) 은 증폭기 (200) 의 트랜지스터들 (MNE, MPE) 를 제어하는데 사용된 동일한 전압 (EN, EN') 에 의해 바이어스될 수도 있다. 대안적인 실시형태에서, MNER은 항상 하이로 바이어스될 수도 있고, MPER은 항상 로우로 바이어스될 수도 있다.
상기 설명으로부터, 본 개시의 기술을 이용하는 동안 도 2에 도시된 회로 토포로지에 대한 대양한 수정이 이루어질 수도 있다는 것을 당업자는 인식할 수도 있다. 예를 들어, 트랜지스터들 (MNE, MPE) 는, 전류 바이어스 모듈 및 복제 바이어스 모듈에서 대응하는 복제들과 함께, 대안적인 실시형태들에서 생략될 수도 있다. 또한, 트랜지스터들이 전체적으로 턴 온되는 경우 무시할 수 있는 전압 강하를 갖는 쇼트 회로들로서 보여질 수 있기 때문에, 트랜지스터들 (MNER, MPER) 은 복제 바이어스 회로로부터 완전히 생략될 수도 있다. 또한, 적절한 수정으로, 전류 바이어스 모듈을 이용하는 PMOS 트랜지스터 MP1, 및 복제 바이어스 모듈을 이용하는 NMOS 트랜지스터 MN1을 대안적으로 바이어스하기 위해 본 개시의 기술들이 쉽게 적용될 수도 있다. 이러한 실시형태들은 본 개시의 범위 내에 있는 것으로 고려된다.
도 3a는 본 개시에 다른 복제 바이어싱의 일반적인 실시형태를 도시하며, 일반적인 증폭기 (300) 는 복제 바이어스 모듈 (320) 을 이용하여 바이어스된다. 일반적으로, 증폭기 (300) 는 임의의 토폴로지를 이용하여 커플링된 트랜지스터들을 포함할 수도 있지만, 복제 증폭기 (325) 는 증폭기 (300) 의 토폴로지를 "복제"하는 토폴로지를 이용하여 커플링된 트랜지스터들을 포함할 수도 있다. 예를 들어, 복제 증폭기 (325) 의 트랜지스터들의 사이즈는, 일정한 스케일링 인자 내에서, 증폭기 (300) 의 트랜지스터들의 사이즈와 일치하도록 선택된 수도 있다. 또한, 제 1 바이어스 전압 Vbias1를 비롯하여, 증폭기 (300) 의 트랜지스터들의 바이어스 레벨들은 또한 복제 증폭기 (325) 의 가능한 대응 트랜지스터들에 제공될 수도 있다.
도 3a에서, 차동 증폭기 AR은 복제 트랜지스터 (325) 의 바이어싱을 조정하기 위한 네거티브 피드백을 제공하여 복제 증폭기 (325) 의 출력에서 원하는 레벨 Vref를 생성한다. 이후, 복제 트랜지스터의 바이어스 전압은 저항기 RB를 통해 바이어스 전압 Vbias2로서 메인 증폭기 (300) 에 커플링될 수도 있다.
도 3b는 본 개시에 따른 복제 바이어싱의 대안적인 실시형태를 도시하며, 입력 신호 IN은 싱글 AC-커플링 커패시터 C1에 의해 메인 증폭기 (300) 에 커플링된다. 도 3b에서, 복제 증폭기 (325) 의 피드백 구성은 메인 증폭기 (300) 를 바이어스하기 위해 싱글 바이어스 전압 VB를 생성한다.
상술된 기술들은 일반적으로 임의의 증폭기 애플리케이션에 적용될 수도 있다. 실시형태에서, 무선 주파수 (RF) 송신기들을 위한 구동 증폭기들의 설계에 이들이 적용될 수도 있다.
증폭기를 바이어싱하기 위한 복제 회로들을 제공하하는 기술은 상기 개시되었다. 구성 트랜지스터들의 비선형 계수 gm3로 인한 왜곡을 최소화하기 위해 복제 회로들을 이용한 증폭기 회로의 설계를 위한 기술을 아래에 더 개시한다.
공통-소스 NMOS 또는 PMOS 증폭기들에 있어서, 작은 신호의 드레인-소스 전류 ids는 다음 식 1과 같이 표현될 수 있다.
Figure 112010072480602-pct00001
vgs는 작은 신호의 게이트-소스 전압을 나타내고, gm은 1차 디바이스 트랜스컨덕턴스, gm2는 2차 디바이스 트랜스컨덕턴스를 나타낸다. 1차 트랜스컨덕턴스 gm은 일반적으로 원하는 이득을 갖는 증폭기를 제공하도록 선택된다. 집적 회로들에서, 용어 gm2 및 gm3는 증폭기 출력에서 비선형 왜곡에 기여한다. 본 개시에 따라서, 아래에 설명되는 바와 같이 능동 트랜지스터들을 위한 적절한 디바이스 사이즈들 및 바이어스 전류 (또는 전압) 를 선택함으로써, 용어 gm은 원하는 증폭기 이득을 제공하도록 선택될 수도 있는 한편, 용어 gm3는 최소화되거나 삭제될 수도 있다.
실시형태에서, 공통-소스 증폭기들의 상기 분석은 도 2의 푸시-풀 증폭기 (200) 에 적용될 수도 있으며, 이는 공통-소스 PMOS 증폭기에 평행하게 커플링된 공통-소스 NMOS 증폭기가 고려될 수도 있다. 푸시-풀 증폭기를 위한 설계 절차의 실시형태를 예증하기 위해서, 도 4는, 구성 능동 트랜지스터들 (MP1, MN1) 각각의 gm3p 및 gm3n의 플롯들과 함께, 도 2의 전체 푸시-풀 증폭기 (200) 의 3차 트랜스컨덕턴스 gm3의 플롯을 도시한다. 트랜스컨덕턴스 값들은 트랜지스터 MP1 또는 MN1 중 어느 하나에 인가된 바이어스 전압 VB에 대하여 플롯팅된다. 도 4에서, 트랜지스터들 (MP1, MN1) 은 각각 Wp, Wn의 사이즈들을 갖는 것으로 가정된다.
도 4로부터, 일반적으로 MN1 또는 MP1 중 하나에 대한 바이어스 전압들의 범위, 도 4에 도시된 V1 내지 V2의 범위가 있으며, 전체 푸시-풀 증폭기의 gm3는 제로에 가깝다는 것을 주목한다. 증폭기의 설계를 위해서, 바이어스 전압 VB는 이 범위 내에서 설정될 수도 있는 한편, 트랜지스터들 (MP1, MN1) 의 사이즈들은 원하는 증폭기 이득을 위해 적절한 gm1을 달성하도록 선택된다. 실시형태에서, 바이어스 전압 VB는 전류 바이어스 모듈 (210) 또는 복제 바이어스 모듈 (220) 에 의해 설정될 수도 있다.
도 4의 플롯, 및 전압 V1 내지 V2의 적절한 범위는 예를 들어, 컴퓨터 회로 시뮬레이션, 랩 측정, 또는 임의의 다른 기술들을 통해 회로 설계자에게 알려질 수도 있다는 것을 당업자는 이해할 것이다.
본 개시의 추가적인 양태에 따르면, 증폭기의 출력 전력 제어 스텝 사이즈를 변화시키기 위한 기술들이 제공된다.
도 5는 특정 출력 전력 제어 스텝 사이즈를 갖는 구동 증폭기의 종래 기술 구현을 도시한다. 도 5에서, 증폭기는 N개의 복수의 병렬 커플링된 서브 증폭기들을 포함하며, 각각의 서브 증폭기는 A.n으로 나타내어지고 각각의 서브 증폭기는 폭
Figure 112010072480602-pct00002
W를 갖는 능동 트랜지스터들을 포함하며,
Figure 112010072480602-pct00003
는 스케일링 상수이고 W는 사이즈 상수이다. 증폭기 출력 신호 OUT의 전력 레벨은 서브 증폭기들의 선택된 서브셋을 턴 온 또는 오프함으로써 제어될 수도 있다. 예를 들어, 모든 서브 증폭기들 A.1 내지 A.N이 동시에 인에이블되어 최고 전력 레벨을 선택할 때까지, 서브 증폭기 A.1은 최하 전력 레벨을 선택하도록 인에이블되는 반면, 서브 증폭기 A.2는 두번째로 최하인 전력 레벨을 선택하도록 추가적으로 인에이블된다. 도시된 구현에서, 최고의 전력 레벨은 N
Figure 112010072480602-pct00004
W의 총 트랜지스터 폭에 대응한다. 각각의 서브 증폭기가 도 5의 동일한 연관 능동 트랜지스터 폭, 예를 들어,
Figure 112010072480602-pct00005
W를 갖기 때문에, 증폭기의 출력 전력 레벨이 일정한 증분으로 선형적으로 증가될 수 있다는 것을 주목한다.
증폭기의 전력 레벨은 또한 서브 증폭기들에 제공된 하나 이상의 바이어스 전압들을 변화시킴으로써 선택될 수도 있다. 일 실시형태에서, 모든 서브 증폭기들에 하나의 바이어스 전압이 제공되며, 이 하나의 바이어스 전압은 모든 서브 증폭기들의 출력 전력 레벨을 동시에 조정하도록 변경될 수도 있다.
본 개시에 따라서, 보다 작은 스텝 사이즈가 낮은 출력 전력 레벨들에 제공되는 한편, 보다 큰 스텝 사이즈가 높은 출력 전력 레벨들에 제공되도록, 전력 제어 스텝 사이즈는 증폭기의 출력 전력 범위에 걸쳐 불균일하게 될 수도 있다. 이 방법에서, 높은 출력 전력 레벨들 보다 낮은 출력 전력 레벨들에 보다 양호한 레졸루션이 제공된다. 송신기의 구동기 증폭기를 위한 전력 제어 레벨들이 선형 단위들 보다는 데시벨 (dB) 단위들 또는 대수적으로 종종 지정되는 것과 같이, 이것이 전력 제어 레벨들로서 유리할 수도 있다.
도 6은 본 개시의 실시형태를 도시하며, 서브 증폭기들 A.1 내지 A.M 각각은 사이즈 β1W를 갖는 능동 트랜지스터들을 포함하는 한편, 서브 증폭기들 A.(M+1) 내지 A.N 각각은 사이즈 β2W를 갖는 능동 트랜지스터들을 포함하며, β2>β1이다. 본 개시에 따라서, 송신 전력 레벨은 다음과 같이 할당될 수도 있다. 예를 들어, 서브 증폭기들 A.1 내지 A.M이 동시에 인에이블되어 M번째 최저 전력 레벨을 선택할 때까지, 서브 증폭기 A.1은 최하 전력 레벨을 선택하도록 인에이블되는 반면, 서브 증폭기 A.2는 두번째로 최하인 전력 레벨을 선택하도록 추가적으로 인에이블된다. 전력을 더 증가시키기 위해서, 예를 들어, 모든 서브 증폭기들 A.1 내지 A.N이 동시에 인에이블되어 최고의 전력 레벨을 선택할 때까지, 서브 증폭기 A.(M+1) 이 추가적으로 인에이블된 후, 서브 증폭기 A.(M+2) 가 인에이블된다. 도시된 실시형태에서, 최고 전력 레벨은
Figure 112010072480602-pct00006
의 총 트랜지스터 폭에 대응한다.
상기 논의로부터, 증폭기 출력 전력은 저 전력 레벨의 β1W, 그리고 고 전력 레벨의 β2W의 스텝들에서 제어된다는 것을 알 수 있다. β2>β1을 가정하면, 고 출력 전력 레벨들 보다는 저 출력 전력 레벨들에 보다 양호한 레졸루션이 제공된다.
실시형태에서, 도 6의 실시형태의 최고 전력 레벨은 도 5의 종래 기술 실시형태의 최고 전력 레벨과 동일하게 설정되어, 구현 둘 모두의 최대 달성가능한 전력 레벨들이 동일하다. 이 실시형태에서, β1 및 β2는 다음과 같이 제약된다:
Figure 112010072480602-pct00007
. 예를 들어, M=N/2를 가정하면,
Figure 112010072480602-pct00008
는 5, β1은 3, β2는 7일 수도 있다. 도 6의 실시형태의 전력 제어 스텝 사이즈들이 저 출력 전력 레벨들에서 도 6의 구현의 전력 제어 스텝 사이즈들보다 더 작기 때문에, 도 6의 실시형태의 대응 전류 소비는 저 출력 전력 레벨들에서 더 낮을 것이다.
본 개시에 따라서, 구별되는 스텝 사이즈들의 수는 도 6에 도시된 2 (β2 및 β1) 보다 더 클 수도 있다는 것을 당업자는 이해할 것이다. 스텝 사이즈들 및 대응하는 서브 증폭기 사이즈들은 전력 레벨들의 증가에 따라 단조롭게 증가할 수도 있다.
도 7은 본 개시의 다양한 양태들을 이용하는 푸시-풀 증폭기의 실시형태를 도시한다. 도 7에서, 메인 증폭기 (700) 는 복수의 서브 증폭기들 A.1 내지 A.N을 포함한다. 서브 증폭기들 A.n 각각은 제어 신호들 대응하는 EN.n 및 EN.n'에 의해 인에이블되거나 디스에이블될 수도 있다. 서브 증폭기들 A.1 내지 A.M 각각은 트랜지스터 폭들 β1WP 및 β1Wn에 각각 연관된 능동 PMOS 및 NMOS 트랜지스터들을 포함하는 한편, 서브 증폭기들 A.(M+1) 내지 A.N 각각은 β2WP 및 β2Wn의 폭들과 연관된 능동 트랜지스터들을 포함한다.
도 7에서, 본원에 앞서 기재된 바와 같이, 각각의 서브 증폭기의 능동 NMOS 트랜지스터가 전류 바이어스 모듈 (710) 로부터 비롯된 게이트 전압 VB1에 의해 바이어스된다. 각각의 서브 증폭기의 능동 PMOS 트랜지스터는 본원에 앞서 기재된 바와 같이, 복제 바이어스 모듈 (720) 로부터 비롯된 게이트 전압 VB2에 의해 바이어스된다. 실시형태에서, 전류 바이어스 모듈 (710) 및 복제 바이어스 모듈 (720) 은 바이어싱을 위해 사이즈 β2 또는 β1의 트랜지스터 사이즈들을 이용할 수도 있다. 실시형태에서, 바이어스 모듈들은 바이어싱에 있어서 더 큰 정확도를 위해 저 β2 또는 β1을 이용할 수도 있다.
도 8은 본 개시에 따른 방법의 실시형태를 도시한다. 도 8에서, 전류 바이어스 모듈의 바이어스 전압은 단계 800에서 증폭기 회로의 제 1 트랜지스터에 커플링된다. 단계 810에서, 복제 회로의 바이어스 전압은 증폭기 회로의 제 2 트랜지스터에 커플링된다. 단계 820에서, 복제 회로의 출력은 피드백 증폭기에 커플링된다. 단계 830에서, 입력 신호는 증폭기 회로에 AC-커플링된다. 단계 840에서, 이렇게 기재된 복수의 증폭기 회로들은 트랜지스터들의 인에이블을 이용하여 선택적으로 턴 온 및 오프된다.
본원에 기재된 교시에 기초하여, 본원에 개시된 양태는 임의의 다른 양태들과 무관하게 구현될 수도 있고 2 이상의 이러한 양태들은 다양한 방법으로 조합될 수도 있다는 것을 이해한다. 하나 이상의 예시적인 실시형태들에서, 기재된 기능은 하드웨어, 소프트웨어, 펌웨어, 또는 그 임의의 조합으로 구현될 수도 있다. 소프트웨어에서 구현된다면, 기능은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수도 있다. 컴퓨터 판독가능 매체는, 일 장소에서 다른 장소로 컴퓨터 프로그램의 이송을 용이하게 하는 임의의 매체를 포함한 컴퓨터 저장 매체 및 통신 매체 둘 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 예를 들어, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 이송 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이것으로 한정되지 않는다. 또한, 임의의 접속은 컴퓨터 판독가능 매체로 적절하게 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL) 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 테크놀러지들을 이용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 테크놀러지들이 매체의 정의에 포함된다. 본원에 사용된 디스크 (disk 및 disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광디스크, DVD (Digital Versatile Disc), 플로피 디스크 및 블루레이 디스크를 포함하고, 디스크 (disk) 는 통상적으로 자기적으로 데이터를 재생하는 반면, 디스크 (disc) 는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 판독가능 매체의 범위 내에 포함된다.
본 상세한 설명과 청구범위에서, 엘리먼트가 다른 엘리먼트에 "접속"되거나 "커플링"되는 것으로 지칭되는 경우, 다른 엘리먼트에 직접적으로 접속되거나 커플링될 수 있거나 또는 개재되어 있는 엘리먼트들이 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 엘리먼트가 "직접 접속" 또는 "직접 커플링"되는 것으로 지칭되는 경우, 개재되어 있는 엘리먼트들은 존재하지 않는다.
다수의 양태들 및 실시예들을 설명하였다. 그러나, 이러한 실시예들에 대한 다양한 수정들이 가능하고, 본원에 제시된 원리들이 다른 양태들에 마찬가지로 적용될 수도 있다. 이러한 양태 및 다른 양태는 다음의 청구범위 내에 있다.

Claims (47)

  1. 복수의 트랜지스터들을 포함하는 메인 회로로서, 상기 복수의 트랜지스터들은 제 1 트랜지스터를 포함하고, 상기 메인 회로는 상기 메인 회로의 입력 노드에 AC-커플링된 입력 신호를 더 포함하고, 상기 입력 노드는 상기 제 1 트랜지스터에 커플링되고, 상기 메인 회로는 상기 메인 회로의 출력 노드에서 생성된 출력 신호를 더 포함하고, 상기 메인 회로는 제 1 푸시-풀 (push-pull) 증폭기 회로를 더 포함하는, 상기 메인 회로;
    상기 메인 회로 내 상기 복수의 트랜지스터들과 매칭되는 복제 (replica) 트랜지스터들을 포함하는 복제 회로로서, 상기 복제 트랜지스터는 상기 복수의 트랜지스터들이 상기 메인 회로 내에서 서로 커플링되는 것과 동일한 방식으로 서로 커플링되고, 상기 복제 회로는 상기 메인 회로의 입력 노드 및 출력 노드에 대응하는 입력 노드 및 출력 노드를 구비하고, 상기 복제 회로의 입력 노드는 상기 복제 회로의 출력 노드에 커플링되는, 상기 복제회로; 및
    상기 제 1 푸시-풀 증폭기 회로에 직렬 커플링된 적어도 하나의 인에이블 트랜지스터로서, 상기 적어도 하나의 인에이블 트랜지스터는 인에이블 신호에 응답하여 상기 제 1 푸시-풀 증폭기 회로를 선택적으로 턴 온하도록 구성되는, 상기 적어도 하나의 인에이블 트랜지스터를 포함하는, 증폭기.
  2. 제 1 항에 있어서,
    상기 메인 회로의 상기 복수의 트랜지스터들은 대응하는 상기 복제 트랜지스터들의 고정 배수인 폭들을 갖는, 증폭기.
  3. 제 1 항에 있어서,
    상기 증폭기는 송신기를 위한 구동기 증폭기인, 증폭기.
  4. 제 1 항에 있어서,
    상기 입력 신호 및 상기 출력 신호는 무선 주파수 (RF) 신호들인, 증폭기.
  5. 제 1 항에 있어서,
    상기 제 1 푸시-풀 증폭기 회로는 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는, 증폭기.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 NMOS 트랜지스터인, 증폭기.
  7. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 PMOS 트랜지스터인, 증폭기.
  8. 제 7 항에 있어서,
    상기 메인 회로의 상기 입력 신호는 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 커플링되는, 증폭기.
  9. 제 8 항에 있어서,
    상기 복제 회로의 출력 노드는 피드백 모듈을 통해 상기 복제 회로의 입력 노드에 커플링되고, 상기 피드백 모듈은 제 1 복제 트랜지스터의 바이어스 전압을 조정하는 피드백 증폭기를 포함하여 상기 복제 회로의 출력 노드의 전압을 기준 전압으로 구동시키는, 증폭기.
  10. 제 9 항에 있어서,
    전류 바이어스 모듈을 더 포함하고,
    상기 제 1 NMOS 트랜지스터의 게이트는 상기 전류 바이어스 모듈에 커플링되고, 상기 전류 바이어스 모듈은 다이오드-접속 제 1 미러 NMOS 트랜지스터에 직렬 커플링된 전류원을 포함하고, 상기 제 1 NMOS 트랜지스터의 게이트 바이어스는 상기 제 1 미러 NMOS 트랜지스터의 게이트에 커플링되는, 증폭기.
  11. 제 10 항에 있어서,
    상기 제 1 미러 NMOS 트랜지스터의 게이트는 상기 메인 회로 내 상기 제 1 NMOS 트랜지스터에 대응하는 상기 복제 회로 내 트랜지스터의 게이트에 커플링되는, 증폭기.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 적어도 하나의 인에이블 트랜지스터는 상기 제 1 NMOS 트랜지스터에 직렬 접속된 NMOS 트랜지스터, 및 상기 제 1 PMOS 트랜지스터에 직렬 접속된 PMOS 트랜지스터를 포함하는, 증폭기.
  14. 제 1 항에 있어서,
    상기 메인 회로는 복수의 서브 증폭기 회로들을 포함하고, 상기 복수의 서브 증폭기 회로들 각각은 선택적으로 턴 온 또는 턴 오프되도록 구성되는, 증폭기.
  15. 제 14 항에 있어서,
    상기 복수의 서브 증폭기 회로들은 제 1 사이즈를 각각 갖는 제 1 복수의 서브 증폭기 회로들과, 제 2 사이즈를 각각 갖는 제 2 복수의 서브 증폭기 회로들을 포함하고, 상기 제 2 사이즈는 상기 제 1 사이즈보다 더 큰, 증폭기.
  16. 제 15 항에 있어서,
    상기 제 1 복수의 서브 증폭기 회로들은 제 1 복수의 전력 레벨들을 생성하도록 구성가능하고; 그리고
    상기 제 2 복수의 서브 증폭기 회로들은 제 2 복수의 전력 레벨들을 생성하도록 구성가능하고, 상기 제 2 복수의 전력 레벨들 각각은 상기 제 1 복수의 전력 레벨들 각각 보다 더 높은, 증폭기.
  17. 제 1 항에 있어서,
    상기 메인 회로는 복수의 푸시-풀 증폭기 회로들을 포함하고, 각각의 푸시-풀 증폭기 회로는 적어도 하나의 인에이블 트랜지스터와 직렬 커플링되고, 상기 적어도 하나의 인에이블 트랜지스터들 중 복수의 인에이블 트랜지스터 각각은 선택적 인에이블 신호에 응답하여 상기 복수의 푸시-풀 증폭기 회로들 각각을 선택적으로 턴 온하도록 구성되는, 증폭기.
  18. 제 17 항에 있어서,
    상기 복수의 푸시-풀 증폭기 회로들은 각각 제 1 사이즈를 갖는 제 1 복수의 푸시-풀 증폭기 회로들과, 각각 제 2 사이즈를 갖는 제 2 복수의 푸시-풀 증폭기 회로들을 포함하고, 상기 제 2 사이즈는 상기 제 1 사이즈보다 더 큰, 증폭기.
  19. 제 18 항에 있어서,
    상기 제 1 사이즈는 제 1 NMOS 폭과 제 1 PMOS 폭에 대응하고, 상기 제 2 사이즈는 제 2 NMOS 폭과 제 2 PMOS 폭에 대응하고, 상기 제 1 NMOS 폭과 상기 제 2 NMOS 폭 사이의 비는 상기 제 1 사이즈와 상기 제 2 사이즈 사이의 비와 동일하고, 상기 제 1 PMOS 폭과 상기 제 2 PMOS 폭 사이의 비는 또한 상기 제 1 사이즈와 상기 제 2 사이즈 사이의 비와 동일한, 증폭기.
  20. 제 19 항에 있어서,
    상기 제 1 복수의 푸시-풀 증폭기 회로들은 제 1 복수의 전력 레벨들을 생성하도록 선택적으로 인에이블되고; 그리고
    상기 제 2 복수의 푸시-풀 증폭기 회로들은 제 2 복수의 전력 레벨들을 생성하도록 선택적으로 인에이블되고, 상기 제 2 복수의 전력 레벨들 각각은 상기 제 1 복수의 전력 레벨들 각각 보다 더 높은, 증폭기.
  21. 제 20 항에 있어서,
    상기 복수의 푸시-풀 증폭기 회로들은 각각 제 3 사이즈를 갖는 제 3 복수의 푸시-풀 증폭기 회로들을 더 포함하고, 상기 제 3 복수의 푸시-풀 증폭기 회로들은 제 3 복수의 전력 레벨들을 생성하도록 선택적으로 인에이블되고, 상기 제 3 복수의 전력 레벨들 각각은 상기 제 2 복수의 전력 레벨들 각각 보다 더 높은, 증폭기.
  22. 제 10 항에 있어서,
    상기 전류 바이어스 모듈은 상기 메인 회로 내 트랜지스터의 1차 보다 더 높은 (higher-than-first-order) 트랜스컨덕턴스를 최소화하도록 바이어스 전압을 생성하는, 증폭기.
  23. 증폭기 회로를 동작시키는 방법으로서,
    상기 증폭기 회로는 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들은 제 1 트랜지스터를 포함하고, 상기 증폭기 회로는 상기 증폭기 회로의 입력 노드에 AC-커플링된 입력 신호를 더 포함하고, 상기 입력 노드는 상기 제 1 트랜지스터에 커플링되고, 상기 증폭기 회로는 상기 증폭기 회로의 출력 노드에서 생성된 출력 신호를 더 포함하고, 상기 증폭기 회로는 제 1 푸시-풀 증폭기 회로를 더 포함하고,
    상기 방법은,
    복제 회로 내 제 1 복제 트랜지스터의 바이어스 전압을 상기 증폭기 회로의 상기 제 1 트랜지스터에 커플링하는 단계로서, 상기 복제 회로는 상기 증폭기 회로 내 상기 복수의 트랜지스터들과 매칭되는 복제 트랜지스터들을 포함하고, 상기 복제 트랜지스터는 상기 복수의 트랜지스터들이 상기 증폭기 회로 내에서 서로 커플링되는 것과 동일한 방식으로 서로 커플링되고, 상기 복제 회로는 상기 증폭기 회로의 입력 노드 및 출력 노드에 대응하는 입력 노드 및 출력 노드를 구비하고, 상기 복제 회로의 입력 노드는 상기 복제 회로의 출력 노드에 커플링되는, 상기 복제 회로 내 제 1 복제 트랜지스터의 바이어스 전압을 상기 증폭기 회로의 상기 제 1 트랜지스터에 커플링하는 단계;
    적어도 하나의 인에이블 트랜지스터를 상기 제 1 푸시-풀 증폭기 회로에 직렬 커플링하는 단계; 및
    상기 제 1 푸시-풀 증폭기 회로를 선택적으로 턴 온하기 위해 상기 적어도 하나의 인에이블 트랜지스터를 인에이블하는 단계를 포함하는, 증폭기 회로를 동작시키는 방법.
  24. 제 23 항에 있어서,
    상기 증폭기 회로의 상기 복수의 트랜지스터들은 상기 복제 트랜지스터들의 고정 배수인 폭들을 갖는, 증폭기 회로를 동작시키는 방법.
  25. 제 23 항에 있어서,
    상기 증폭기 회로는 송신기를 위한 구동기 증폭기인, 증폭기 회로를 동작시키는 방법.
  26. 제 23 항에 있어서,
    상기 입력 신호 및 상기 출력 신호는 무선 주파수 (RF) 신호들인, 증폭기 회로를 동작시키는 방법.
  27. 제 23 항에 있어서,
    상기 제 1 푸시-풀 증폭기 회로는 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는, 증폭기 회로를 동작시키는 방법.
  28. 제 27 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 NMOS 트랜지스터인, 증폭기 회로를 동작시키는 방법.
  29. 제 27 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 1 PMOS 트랜지스터인, 증폭기 회로를 동작시키는 방법.
  30. 제 29 항에 있어서,
    상기 증폭기 회로의 상기 입력 신호를 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 1 PMOS 트랜지스터의 게이트에 AC-커플링하는 단계를 더 포함하는, 증폭기 회로를 동작시키는 방법.
  31. 제 30 항에 있어서,
    상기 복제 회로의 출력 노드의 전압을 기준 전압으로 구동시키기 위해, 상기 복제 회로의 출력 노드를 상기 제 1 복제 트랜지스터의 상기 바이어스 전압을 조정하는 피드백 증폭기에 커플링하는 단계를 더 포함하는, 증폭기 회로를 동작시키는 방법.
  32. 제 31 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 게이트를 전류 바이어스 모듈에 커플링하는 단계를 더 포함하고,
    상기 전류 바이어스 모듈은 다이오드-접속 제 1 미러 NMOS 트랜지스터에 직렬 커플링된 전류원을 포함하고, 상기 제 1 NMOS 트랜지스터의 게이트 바이어스는 상기 제 1 NMOS 트랜지스터의 게이트에 커플링되는, 증폭기 회로를 동작시키는 방법.
  33. 삭제
  34. 제 23 항에 있어서,
    상기 적어도 하나의 인에이블 트랜지스터는 상기 제 1 NMOS 트랜지스터에 직렬 접속된 NMOS 트랜지스터, 및 상기 제 1 PMOS 트랜지스터에 직렬 접속된 PMOS 트랜지스터를 포함하는, 증폭기 회로를 동작시키는 방법.
  35. 제 23 항에 있어서,
    상기 증폭기 회로는 복수의 푸시-풀 증폭기 회로들을 포함하고,
    상기 방법은,
    적어도 하나의 인에이블 트랜지스터를 각각의 푸시-풀 증폭기 회로에 직렬 커플링하는 단계; 및
    상기 복수의 푸시-풀 증폭기 회로들 각각을 선택적으로 턴 온하기 위해 상기 적어도 하나의 인에이블 트랜지스터들 중 복수의 인에이블 트랜지스터 각각을 선택적으로 인에이블하는 단계를 더 포함하는, 증폭기 회로를 동작시키는 방법.
  36. 제 35 항에 있어서,
    상기 복수의 푸시-풀 증폭기 회로들은 각각 제 1 사이즈를 갖는 제 1 복수의 푸시-풀 증폭기 회로들과, 각각 제 2 사이즈를 갖는 제 2 복수의 푸시-풀 증폭기 회로들을 포함하고, 상기 제 2 사이즈는 상기 제 1 사이즈보다 더 큰, 증폭기 회로를 동작시키는 방법.
  37. 제 36 항에 있어서,
    상기 제 1 사이즈는 제 1 NMOS 폭과 제 1 PMOS 폭에 대응하고, 상기 제 2 사이즈는 제 2 NMOS 폭과 제 2 PMOS 폭에 대응하고, 상기 제 1 NMOS 폭과 상기 제 2 NMOS 폭 사이의 비는 상기 제 1 사이즈와 상기 제 2 사이즈 사이의 비와 동일하고, 상기 제 1 PMOS 폭과 상기 제 2 PMOS 폭 사이의 비는 또한 상기 제 1 사이즈와 상기 제 2 사이즈 사이의 비와 동일한, 증폭기 회로를 동작시키는 방법.
  38. 제 36 항에 있어서,
    제 1 복수의 전력 레벨들을 생성하기 위해 상기 제 1 복수의 푸시-풀 증폭기 회로들을 선택적으로 턴 온하는 단계; 및
    제 2 복수의 전력 레벨들을 생성하기 위해 상기 제 2 복수의 푸시-풀 증폭기 회로들을 선택적으로 턴 온하는 단계를 더 포함하고,
    상기 제 2 복수의 전력 레벨들 각각은 상기 제 1 복수의 전력 레벨들 각각 보다 더 높은, 증폭기 회로를 동작시키는 방법.
  39. 제 23 항에 있어서,
    상기 증폭기 회로는 복수의 서브 증폭기 회로들을 포함하고,
    상기 방법은,
    상기 복수의 서브 증폭기 회로들 각각을 선택적으로 턴 온하는 단계를 더 포함하는, 증폭기 회로를 동작시키는 방법.
  40. 제 39 항에 있어서,
    상기 복수의 서브 증폭기 회로들은 각각 제 1 사이즈를 갖는 제 1 복수의 서브 증폭기 회로들과, 각각 제 2 사이즈를 갖는 제 2 복수의 서브 증폭기 회로들을 포함하고, 상기 제 2 사이즈는 상기 제 1 사이즈 보다 큰, 증폭기 회로를 동작시키는 방법.
  41. 제 40 항에 있어서,
    제 1 복수의 전력 레벨들을 생성하기 위해 상기 제 1 복수의 서브 증폭기 회로들을 선택적으로 턴 온하는 단계; 및
    제 2 복수의 전력 레벨들을 생성하기 위해 상기 제 2 복수의 서브 증폭기 회로들을 선택적으로 턴 온하는 단계를 더 포함하고,
    상기 제 2 복수의 전력 레벨들 각각은 상기 제 1 복수의 전력 레벨들 각각 보다 더 높은, 증폭기 회로를 동작시키는 방법.
  42. 신호를 복수의 전력 레벨들 중 하나로 증폭하는 방법으로서,
    증폭기 회로 내의 복수의 서브 증폭기 회로들을 선택적으로 턴 온하는 단계를 포함하고,
    상기 복수의 서브 증폭기 회로들은 각각 제 1 사이즈를 갖는 제 1 복수의 서브 증폭기 회로들, 및 각각 제 2 사이즈를 갖는 제 2 복수의 서브 증폭기 회로들을 포함하고, 상기 제 2 사이즈는 상기 제 1 사이즈 보다 더 큰, 신호를 복수의 전력 레벨들 중 하나로 증폭하는 방법.
  43. 제 42 항에 있어서,
    제 1 복수의 전력 레벨들을 생성하기 위해 상기 제 1 복수의 서브 증폭기 회로들을 선택적으로 턴 온하는 단계; 및
    제 2 복수의 전력 레벨들을 생성하기 위해 상기 제 2 복수의 서브 증폭기 회로들을 선택적으로 턴 온하는 단계를 더 포함하고,
    상기 제 2 복수의 전력 레벨들 각각은 상기 제 1 복수의 전력 레벨들 각각 보다 더 높은, 신호를 복수의 전력 레벨들 중 하나로 증폭하는 방법.
  44. 복수의 트랜지스터들을 포함하는 증폭기 회로로서,
    상기 복수의 트랜지스터들은 제 1 트랜지스터를 포함하고, 상기 증폭기 회로는 상기 증폭기 회로의 입력 노드에 AC-커플링된 입력 신호를 더 포함하고, 상기 입력 노드는 상기 제 1 트랜지스터에 커플링되고, 상기 증폭기 회로는 상기 증폭기 회로의 출력 노드에서 생성된 출력 신호를 더 포함하고,
    상기 증폭기 회로는,
    복제 회로 내 제 1 복제 트랜지스터의 바이어스 전압을 상기 증폭기 회로의 상기 제 1 트랜지스터에 커플링하는 수단으로서, 상기 복제 회로는 상기 증폭기 회로 내 상기 복수의 트랜지스터들과 매칭되는 복제 트랜지스터들을 포함하고, 상기 복제 트랜지스터들은 상기 복수의 트랜지스터들이 상기 증폭기 회로 내에서 서로 커플링되는 것과 동일한 방식으로 서로 커플링되고, 상기 복제 회로는 상기 증폭기 회로의 입력 노드 및 출력 노드에 대응하는 입력 노드 및 출력 노드를 구비하고, 상기 복제 회로의 입력 노드는 피드백 모듈을 통해 상기 복제 회로의 출력 노드에 커플링되는, 상기 복제 회로 내 제 1 복제 트랜지스터의 바이어스 전압을 상기 증폭기 회로의 상기 제 1 트랜지스터에 커플링하는 수단;
    제 1 푸쉬-풀 증폭기 회로; 및
    상기 제 1 푸시-풀 증폭기 회로에 직렬 커플링된 적어도 하나의 인이에블 트렌지스터로서, 상기 적어도 하나의 인에이블 트랜지스터는 인에이블 신호에 응답하여 상기 제 1 푸시-풀 증폭기 회로를 선택적으로 턴 온하도록 구성되는, 상기 적어도 하나의 인에이블 트랜지스터를 포함하는, 증폭기 회로.
  45. 제 44 항에 있어서,
    상기 증폭기 회로의 상기 복수의 트랜지스터들은 상기 복제 트랜지스터들의 고정 배수인 폭들을 갖는, 증폭기 회로.
  46. 제 44 항에 있어서,
    상기 증폭기 회로는 송신기를 위한 구동기 증폭기인, 증폭기 회로.
  47. 제 44 항에 있어서,
    상기 입력 신호 및 상기 출력 신호는 무선 주파수 (RF) 신호들인, 증폭기 회로.
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