JP6690866B2 - 高周波増幅器 - Google Patents
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- 230000001939 inductive effect Effects 0.000 claims description 183
- 230000003071 parasitic effect Effects 0.000 claims description 31
- 235000003976 Ruta Nutrition 0.000 claims 1
- 240000005746 Ruta graveolens Species 0.000 claims 1
- 235000005806 ruta Nutrition 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 32
- 230000000694 effects Effects 0.000 description 5
- 230000006698 induction Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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Description
この発明は、差動信号である第１及び第２の信号を増幅する高周波増幅器に関するものである。
以下の非特許文献１には、差動増幅器によって、差動信号を増幅する高周波増幅器が開示されている。
差動増幅器により増幅される差動信号は、電源が仮想短絡されているため、電源を経由して、差動増幅器の差動入力端子に帰還されることはない。
差動増幅器により増幅される差動信号は、電源が仮想短絡されているため、電源を経由して、差動増幅器の差動入力端子に帰還されることはない。
M. Lu, T.B.Kumar, D. Zhang, X. Yu, and K. S. Yeo, "A Wide Band Digital Variable Gain Amplifier with DC Offset Cancellation in SiGe 0.18um BiCMOS Technology," 2016 International Symposium on Integrated Circuits（ISIC）
従来の高周波増幅器である差動増幅器が差動信号を増幅する際、ノイズなどの同相信号が差動増幅器の差動入力端子に重畳されることがある。同相信号は、電源が仮想短絡されていないため、電源を経由して、差動増幅器の差動入力端子に帰還されることがある。同相信号が、電源を経由して、差動増幅器の差動入力端子に帰還されることで、高周波増幅器を実装している回路が発振してしまうことがあるという課題があった。
この発明は上記のような課題を解決するためになされたもので、同相信号の出力を抑えることができる高周波増幅器を得ることを目的とする。
この発明に係る高周波増幅器は、第１の信号を増幅する第１のトランジスタと、
第１の信号と差動の信号である第２の信号を増幅する第２のトランジスタと、
第１のトランジスタにより増幅される前の第１の信号を増幅する第３のトランジスタと、
第２のトランジスタにより増幅される前の第２の信号を増幅する第４のトランジスタと、
第１のトランジスタの出力端子と接続された第１の入力端子と、第２のトランジスタの出力端子と接続された第２の入力端子と、第３のトランジスタの出力端子と接続された第３の入力端子と、第４のトランジスタの出力端子と接続された第４の入力端子と、第１の出力端子と、第２の出力端子と、第３の出力端子と、第４の出力端子と、一端が第１の入力端子と接続され、他端が第１の出力端子と接続された第１の抵抗と、一端が第２の入力端子と接続され、他端が第３の出力端子と接続された第２の抵抗と、一端が第１の出力端子と接続され、第３のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第１の誘導素子と、一端が第２の入力端子と接続され、他端が第２の出力端子と接続され、第２のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第２の誘導素子と、一端が第３の入力端子と第１の誘導素子の他端と接続され、他端が第２の出力端子と接続された第３の抵抗と、一端が第３の出力端子と接続され、第４のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第３の誘導素子と、一端が第４の入力端子と第３の誘導素子の他端と接続され、他端が第４の出力端子と接続された第４の抵抗と、一端が第１の入力端子と接続され、他端が第４の出力端子と接続され、第１のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第４の誘導素子を有しており、第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、第１の出力端子及び第３の出力端子から第１の差動信号対を出力し、第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、第１の出力端子及び第３の出力端子から第２の差動信号対を出力し、第１のトランジスタにより増幅された第１の信号から第１の差動信号対と位相が９０度ずれている第３の差動信号対を生成して、第２の出力端子及び第４の出力端子から第３の差動信号対を出力し、第２のトランジスタにより増幅された第２の信号から第２の差動信号対と位相が９０度ずれている第４の差動信号対を生成して、第２の出力端子及び第４の出力端子から第４の差動信号対を出力するポリフェーズフィルタと、
それぞれの一端がポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続され、他端が電源と接続された第１の負荷から第４の負荷と、
それぞれが、ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続された第１の増幅器出力端子から第４の増幅器出力端子とを備えるようにしたものである。
第１の信号と差動の信号である第２の信号を増幅する第２のトランジスタと、
第１のトランジスタにより増幅される前の第１の信号を増幅する第３のトランジスタと、
第２のトランジスタにより増幅される前の第２の信号を増幅する第４のトランジスタと、
第１のトランジスタの出力端子と接続された第１の入力端子と、第２のトランジスタの出力端子と接続された第２の入力端子と、第３のトランジスタの出力端子と接続された第３の入力端子と、第４のトランジスタの出力端子と接続された第４の入力端子と、第１の出力端子と、第２の出力端子と、第３の出力端子と、第４の出力端子と、一端が第１の入力端子と接続され、他端が第１の出力端子と接続された第１の抵抗と、一端が第２の入力端子と接続され、他端が第３の出力端子と接続された第２の抵抗と、一端が第１の出力端子と接続され、第３のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第１の誘導素子と、一端が第２の入力端子と接続され、他端が第２の出力端子と接続され、第２のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第２の誘導素子と、一端が第３の入力端子と第１の誘導素子の他端と接続され、他端が第２の出力端子と接続された第３の抵抗と、一端が第３の出力端子と接続され、第４のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第３の誘導素子と、一端が第４の入力端子と第３の誘導素子の他端と接続され、他端が第４の出力端子と接続された第４の抵抗と、一端が第１の入力端子と接続され、他端が第４の出力端子と接続され、第１のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第４の誘導素子を有しており、第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、第１の出力端子及び第３の出力端子から第１の差動信号対を出力し、第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、第１の出力端子及び第３の出力端子から第２の差動信号対を出力し、第１のトランジスタにより増幅された第１の信号から第１の差動信号対と位相が９０度ずれている第３の差動信号対を生成して、第２の出力端子及び第４の出力端子から第３の差動信号対を出力し、第２のトランジスタにより増幅された第２の信号から第２の差動信号対と位相が９０度ずれている第４の差動信号対を生成して、第２の出力端子及び第４の出力端子から第４の差動信号対を出力するポリフェーズフィルタと、
それぞれの一端がポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続され、他端が電源と接続された第１の負荷から第４の負荷と、
それぞれが、ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続された第１の増幅器出力端子から第４の増幅器出力端子とを備えるようにしたものである。
この発明によれば、第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、第１の出力端子及び第３の出力端子から第１の差動信号対を出力し、第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、第１の出力端子及び第３の出力端子から第２の差動信号対を出力し、第１のトランジスタにより増幅された第１の信号から第１の差動信号対と位相が９０度ずれている第３の差動信号対を生成して、第２の出力端子及び第４の出力端子から第３の差動信号対を出力し、第２のトランジスタにより増幅された第２の信号から第２の差動信号対と位相が９０度ずれている第４の差動信号対を生成して、第２の出力端子及び第４の出力端子から第４の差動信号対を出力するポリフェーズフィルタを備えるように構成したので、同相信号の出力を抑えることができ、さらに、回路の対称性を高めて、第１の出力端子から第４の出力端子から出力される信号の位相精度を高めることができる効果がある。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１による高周波増幅器を示す構成図である。
図２は、図１の高周波増幅器におけるポリフェーズフィルタ５により入出力される信号の位相を示す説明図である。
図２Ａは、ポリフェーズフィルタ５により入力される信号が差動信号である場合の各端子での位相を示し、図２Ｂは、ポリフェーズフィルタ５により入力される信号が同相信号である場合の各端子での位相を示している。
図３は、図１の高周波増幅器におけるポリフェーズフィルタ５の内部回路を示す構成図である。
図３Ａは、ポリフェーズフィルタ５が入力開放型である場合の内部回路を示し、図３Ｂは、ポリフェーズフィルタ５が入力短絡型である場合の内部回路を示している。
図１は、この発明の実施の形態１による高周波増幅器を示す構成図である。
図２は、図１の高周波増幅器におけるポリフェーズフィルタ５により入出力される信号の位相を示す説明図である。
図２Ａは、ポリフェーズフィルタ５により入力される信号が差動信号である場合の各端子での位相を示し、図２Ｂは、ポリフェーズフィルタ５により入力される信号が同相信号である場合の各端子での位相を示している。
図３は、図１の高周波増幅器におけるポリフェーズフィルタ５の内部回路を示す構成図である。
図３Ａは、ポリフェーズフィルタ５が入力開放型である場合の内部回路を示し、図３Ｂは、ポリフェーズフィルタ５が入力短絡型である場合の内部回路を示している。
図１から図３において、差動入力端子１は、第１の信号入力端子１ａ及び第２の信号入力端子１ｂを備えており、第１の信号及び第２の信号を含む差動信号を入力する端子である。
第１の信号入力端子１ａは、第１の信号を入力する端子である。
第２の信号入力端子１ｂは、第２の信号を入力する端子である。
第１の信号入力端子１ａは、第１の信号を入力する端子である。
第２の信号入力端子１ｂは、第２の信号を入力する端子である。
トランジスタ対２は、第１のトランジスタ２−１及び第２のトランジスタ２−２を備えている。
第１のトランジスタ２−１及び第２のトランジスタ２−２のそれぞれは、例えば、バイポーラトランジスタ又はＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などで実現される。
第１のトランジスタ２−１は、制御端子であるベース端子が第１の信号入力端子１ａと接続され、エミッタ端子が電流源３と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第１の入力端子５ａと接続されている。
第１のトランジスタ２−１は、第１の信号入力端子１ａから入力された第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、制御端子であるベース端子が第２の信号入力端子１ｂと接続され、エミッタ端子が電流源３と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第２の入力端子５ｂと接続されている。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから入力された第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
第１のトランジスタ２−１及び第２のトランジスタ２−２のそれぞれは、例えば、バイポーラトランジスタ又はＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などで実現される。
第１のトランジスタ２−１は、制御端子であるベース端子が第１の信号入力端子１ａと接続され、エミッタ端子が電流源３と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第１の入力端子５ａと接続されている。
第１のトランジスタ２−１は、第１の信号入力端子１ａから入力された第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、制御端子であるベース端子が第２の信号入力端子１ｂと接続され、エミッタ端子が電流源３と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第２の入力端子５ｂと接続されている。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから入力された第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
電流源３は、一端が第１のトランジスタ２−１のエミッタ端子及び第２のトランジスタ２−２のエミッタ端子のそれぞれと接続され、他端がグランドと接続されている。
トランジスタ負荷４は、ポリフェーズフィルタ５、負荷群６及び電源７を備えている。
トランジスタ負荷４は、第１のトランジスタ２−１の出力端子及び第２のトランジスタ２−２の出力端子のそれぞれと接続されている負荷である。
トランジスタ対２を含む高周波増幅器の利得を高めるには、トランジスタ負荷４のインピーダンスを高める必要がある。
トランジスタ負荷４は、ポリフェーズフィルタ５、負荷群６及び電源７を備えている。
トランジスタ負荷４は、第１のトランジスタ２−１の出力端子及び第２のトランジスタ２−２の出力端子のそれぞれと接続されている負荷である。
トランジスタ対２を含む高周波増幅器の利得を高めるには、トランジスタ負荷４のインピーダンスを高める必要がある。
ポリフェーズフィルタ５は、第１のトランジスタ２−１の出力端子と接続されている第１の入力端子５ａと、第２のトランジスタ２−２の出力端子と接続されている第２の入力端子５ｂとを有している。
図２及び図３では、第１の入力端子５ａは、入力Ｐと記述されており、第２の入力端子５ｂは、入力Ｎと記述されている。
ポリフェーズフィルタ５は、第１の出力端子５−１、第２の出力端子５−２、第３の出力端子５−３及び第４の出力端子５−４を有している。
図２及び図３では、第１の出力端子５−１は、出力ＩＰと記述されており、第２の出力端子５−２は、出力ＱＰと記述されている。また、第３の出力端子５−３は、出力ＩＮと記述されており、第４の出力端子５−４は、出力ＱＮと記述されている。
図２及び図３では、第１の入力端子５ａは、入力Ｐと記述されており、第２の入力端子５ｂは、入力Ｎと記述されている。
ポリフェーズフィルタ５は、第１の出力端子５−１、第２の出力端子５−２、第３の出力端子５−３及び第４の出力端子５−４を有している。
図２及び図３では、第１の出力端子５−１は、出力ＩＰと記述されており、第２の出力端子５−２は、出力ＱＰと記述されている。また、第３の出力端子５−３は、出力ＩＮと記述されており、第４の出力端子５−４は、出力ＱＮと記述されている。
ポリフェーズフィルタ５は、第１の入力端子５ａから第１のトランジスタ２−１により増幅された第１の信号が入力されると、第１の信号から第１の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第１の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力されると、第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力されると、第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
負荷群６は、負荷６ａ及び負荷６ｂを備えている。
負荷６ａ及び負荷６ｂのそれぞれは、例えば、抵抗又は誘導素子などで実現される。
負荷６ａは、一端がポリフェーズフィルタ５の第１の出力端子５−１と接続され、他端が電源７と接続されている。
負荷６ｂは、一端がポリフェーズフィルタ５の第３の出力端子５−３と接続され、他端が電源７と接続されている。
負荷６ａ及び負荷６ｂのそれぞれは、例えば、抵抗又は誘導素子などで実現される。
負荷６ａは、一端がポリフェーズフィルタ５の第１の出力端子５−１と接続され、他端が電源７と接続されている。
負荷６ｂは、一端がポリフェーズフィルタ５の第３の出力端子５−３と接続され、他端が電源７と接続されている。
差動出力端子８は、増幅器出力端子８ａ及び増幅器出力端子８ｂを備えている。
増幅器出力端子８ａは、ポリフェーズフィルタ５の第１の出力端子５−１と接続されている。
増幅器出力端子８ｂは、ポリフェーズフィルタ５の第３の出力端子５−３と接続されている。
増幅器出力端子８ａは、ポリフェーズフィルタ５の第１の出力端子５−１と接続されている。
増幅器出力端子８ｂは、ポリフェーズフィルタ５の第３の出力端子５−３と接続されている。
以下、ポリフェーズフィルタ５が入力開放型である場合の内部回路を説明する。
図３Ａにおいて、抵抗１１は、一端が第１の入力端子５ａと接続され、他端が第１の出力端子５−１と接続されている。
抵抗１２は、一端が第２の出力端子５−２と接続されている。
抵抗１３は、一端が第２の入力端子５ｂと接続され、他端が第３の出力端子５−３と接続されている。
抵抗１４は、一端が第４の出力端子５−４と接続されている。
容量素子１５は、一端が第１の出力端子５−１と接続され、他端が抵抗１２の他端と接続されている。
容量素子１６は、一端が第２の出力端子５−２と接続され、他端が第２の入力端子５ｂと接続されている。
容量素子１７は、一端が第３の出力端子５−３と接続され、他端が抵抗１４の他端と接続されている。
容量素子１８は、一端が第４の出力端子５−４と接続され、他端が第１の入力端子５ａと接続されている。
図３Ａにおいて、抵抗１１は、一端が第１の入力端子５ａと接続され、他端が第１の出力端子５−１と接続されている。
抵抗１２は、一端が第２の出力端子５−２と接続されている。
抵抗１３は、一端が第２の入力端子５ｂと接続され、他端が第３の出力端子５−３と接続されている。
抵抗１４は、一端が第４の出力端子５−４と接続されている。
容量素子１５は、一端が第１の出力端子５−１と接続され、他端が抵抗１２の他端と接続されている。
容量素子１６は、一端が第２の出力端子５−２と接続され、他端が第２の入力端子５ｂと接続されている。
容量素子１７は、一端が第３の出力端子５−３と接続され、他端が抵抗１４の他端と接続されている。
容量素子１８は、一端が第４の出力端子５−４と接続され、他端が第１の入力端子５ａと接続されている。
ポリフェーズフィルタ５が入力短絡型である場合、図３Ｂに示すように、抵抗１２の他端及び容量素子１５の他端のそれぞれは、第１の入力端子５ａと接続される。
また、抵抗１４の他端及び容量素子１７の他端のそれぞれは、第２の入力端子５ｂと接続される。
入力開放型である場合のポリフェーズフィルタ５と、入力短絡型である場合のポリフェーズフィルタ５との動作は同様である。
また、抵抗１４の他端及び容量素子１７の他端のそれぞれは、第２の入力端子５ｂと接続される。
入力開放型である場合のポリフェーズフィルタ５と、入力短絡型である場合のポリフェーズフィルタ５との動作は同様である。
次に動作について説明する。
第１のトランジスタ２−１は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
第１のトランジスタ２−１は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
ポリフェーズフィルタ５は、第１の入力端子５ａから第１のトランジスタ２−１により増幅された第１の信号が入力されると、第１の信号から第１の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第１の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力されると、第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力されると、第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
図２Ａは、第１の信号入力端子１ａから位相が０度の第１の信号が入力されることで、第１のトランジスタ２−１から位相が０度の第１の信号が出力され、第２の信号入力端子１ｂから位相が１８０度の第２の信号が入力されることで、第２のトランジスタ２−２から位相が１８０度の第２の信号が出力される例を示している。
図２Ａの例では、ポリフェーズフィルタ５は、第１の差動信号として、位相が０度の信号と、位相が１８０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が０度の信号を出力し、第３の出力端子５−３から位相が１８０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の差動信号として、位相が０度の信号と、位相が１８０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が０度の信号を出力し、第３の出力端子５−３から位相が１８０度の信号を出力する。
図２Ａの例では、ポリフェーズフィルタ５は、第１の差動信号として、位相が０度の信号と、位相が１８０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が０度の信号を出力し、第３の出力端子５−３から位相が１８０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の差動信号として、位相が０度の信号と、位相が１８０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が０度の信号を出力し、第３の出力端子５−３から位相が１８０度の信号を出力する。
これにより、ポリフェーズフィルタ５の第１の出力端子５−１では、第１の差動信号に含まれる位相が０度の信号と、第２の差動信号に含まれる位相が０度の信号とが同相合成されるため、位相が０度の信号が増幅される。
また、ポリフェーズフィルタ５の第３の出力端子５−３では、第１の差動信号に含まれる位相が１８０度の信号と、第２の差動信号に含まれる位相が１８０度の信号とが同相合成されるため、位相が１８０度の信号が増幅される。
ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力されると、増幅器出力端子８ａから位相が０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力されると、増幅器出力端子８ｂから位相が１８０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３では、第１の差動信号に含まれる位相が１８０度の信号と、第２の差動信号に含まれる位相が１８０度の信号とが同相合成されるため、位相が１８０度の信号が増幅される。
ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力されると、増幅器出力端子８ａから位相が０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力されると、増幅器出力端子８ｂから位相が１８０度の信号が出力される。
なお、ポリフェーズフィルタ５は、第１及び第２の差動信号を生成する際、第１の差動信号と位相が９０度ずれている第３の差動信号を生成して、第２の出力端子５−２及び第４の出力端子５−４から第３の差動信号を出力する。即ち、ポリフェーズフィルタ５は、第３の差動信号として、位相が９０度の信号と、位相が２７０度の信号とを含む差動信号を生成し、第２の出力端子５−２から位相が９０度の信号を出力し、第４の出力端子５−４から位相が２７０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の差動信号と位相が９０度ずれている第４の差動信号を生成して、第２の出力端子５−２及び第４の出力端子５−４から第４の差動信号を出力する。即ち、ポリフェーズフィルタ５は、第４の差動信号として、位相が９０度の信号と、位相が２７０度の信号とを含む差動信号を生成し、第２の出力端子５−２から位相が９０度の信号を出力し、第４の出力端子５−４から位相が２７０度の信号を出力する。
ただし、ポリフェーズフィルタ５の第２の出力端子５−２及び第４の出力端子５−４のそれぞれは、開放されているため、出力端子５−２から位相が９０度の信号が差動出力端子８に出力されることはない。また、出力端子５−４から位相が２７０度の信号が差動出力端子８に出力されることはない。
また、ポリフェーズフィルタ５は、第２の差動信号と位相が９０度ずれている第４の差動信号を生成して、第２の出力端子５−２及び第４の出力端子５−４から第４の差動信号を出力する。即ち、ポリフェーズフィルタ５は、第４の差動信号として、位相が９０度の信号と、位相が２７０度の信号とを含む差動信号を生成し、第２の出力端子５−２から位相が９０度の信号を出力し、第４の出力端子５−４から位相が２７０度の信号を出力する。
ただし、ポリフェーズフィルタ５の第２の出力端子５−２及び第４の出力端子５−４のそれぞれは、開放されているため、出力端子５−２から位相が９０度の信号が差動出力端子８に出力されることはない。また、出力端子５−４から位相が２７０度の信号が差動出力端子８に出力されることはない。
第１のトランジスタ２−１が第１の信号を増幅し、第２のトランジスタ２−２が第２の信号を増幅する際、位相が０度の同相信号が差動入力端子１に入力される場合がある。
位相が０度の同相信号が差動入力端子１に入力された場合、同相信号が第１のトランジスタ２−１及び第２のトランジスタ２−２のそれぞれによって増幅される。その後、図２Ｂに示すように、位相が０度の信号が、ポリフェーズフィルタ５の第１の入力端子５ａ及び第２の入力端子５ｂのそれぞれから入力される。
この場合、ポリフェーズフィルタ５は、第１の入力端子５ａより入力された位相が０度の信号から、位相が０度の信号と、位相が１８０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が０度の信号を出力し、第３の出力端子５−３から位相が１８０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂより入力された位相が０度の信号から、位相が１８０度の信号と、位相が０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が１８０度の信号を出力し、第３の出力端子５−３から位相が０度の信号を出力する。
位相が０度の同相信号が差動入力端子１に入力された場合、同相信号が第１のトランジスタ２−１及び第２のトランジスタ２−２のそれぞれによって増幅される。その後、図２Ｂに示すように、位相が０度の信号が、ポリフェーズフィルタ５の第１の入力端子５ａ及び第２の入力端子５ｂのそれぞれから入力される。
この場合、ポリフェーズフィルタ５は、第１の入力端子５ａより入力された位相が０度の信号から、位相が０度の信号と、位相が１８０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が０度の信号を出力し、第３の出力端子５−３から位相が１８０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂより入力された位相が０度の信号から、位相が１８０度の信号と、位相が０度の信号とを含む差動信号を生成し、第１の出力端子５−１から位相が１８０度の信号を出力し、第３の出力端子５−３から位相が０度の信号を出力する。
さらに、ポリフェーズフィルタ５は、第１の入力端子５ａより入力された位相が０度の信号から、位相が９０度の信号と、位相が２７０度の信号とを含む差動信号を生成し、第２の出力端子５−２から位相が９０度の信号を出力し、第４の出力端子５−４から位相が２７０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂより入力された位相が０度の信号から、位相が２７０度の信号と、位相が９０度の信号とを含む差動信号を生成し、第２の出力端子５−２から位相が２７０度の信号を出力し、第４の出力端子５−４から位相が９０度の信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂより入力された位相が０度の信号から、位相が２７０度の信号と、位相が９０度の信号とを含む差動信号を生成し、第２の出力端子５−２から位相が２７０度の信号を出力し、第４の出力端子５−４から位相が９０度の信号を出力する。
これにより、ポリフェーズフィルタ５の第１の出力端子５−１では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が１８０度の信号とが相殺される。
また、ポリフェーズフィルタ５の第３の出力端子５−３では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が１８０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が０度の信号とが相殺される。
ポリフェーズフィルタ５の第２の出力端子５−２では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が９０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が２７０度の信号とが相殺される。
また、ポリフェーズフィルタ５の第４の出力端子５−４では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が２７０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が９０度の信号とが相殺される。
したがって、ポリフェーズフィルタ５からの同相信号の出力が抑えられる。
また、ポリフェーズフィルタ５の第３の出力端子５−３では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が１８０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が０度の信号とが相殺される。
ポリフェーズフィルタ５の第２の出力端子５−２では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が９０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が２７０度の信号とが相殺される。
また、ポリフェーズフィルタ５の第４の出力端子５−４では、第１の入力端子５ａより入力された位相が０度の信号から生成された位相が２７０度の信号と、第２の入力端子５ｂより入力された位相が０度の信号から生成された位相が９０度の信号とが相殺される。
したがって、ポリフェーズフィルタ５からの同相信号の出力が抑えられる。
以上で明らかなように、この実施の形態１によれば、第１のトランジスタ２−１により増幅された第１の信号から第１の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第１の差動信号を出力し、第２のトランジスタ２−２により増幅された第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力するポリフェーズフィルタ５を備えるように構成したので、同相信号の出力を抑えることができる効果を奏する。
この実施の形態１では、負荷群６が負荷６ａ及び負荷６ｂを備え、差動出力端子８が増幅器出力端子８ａ及び増幅器出力端子８ｂを備えている例を示している。
ただし、これは一例に過ぎず、例えば、図４に示すように、負荷群６が負荷６−１〜６−４を備え、差動出力端子８が増幅器出力端子８−１〜８−４を備えているものであってもよい。
図４は、この発明の実施の形態１による他の高周波増幅器を示す構成図である。
図４において、負荷６−１〜６−４のそれぞれは、例えば、抵抗又は誘導素子などで実現される。
負荷６−１は、一端がポリフェーズフィルタ５の第１の出力端子５−１と接続され、他端が電源７と接続されている。
負荷６−２は、一端がポリフェーズフィルタ５の第２の出力端子５−２と接続され、他端が電源７と接続されている。
負荷６−３は、一端がポリフェーズフィルタ５の第３の出力端子５−３と接続され、他端が電源７と接続されている。
負荷６−４は、一端がポリフェーズフィルタ５の第４の出力端子５−４と接続され、他端が電源７と接続されている。
ただし、これは一例に過ぎず、例えば、図４に示すように、負荷群６が負荷６−１〜６−４を備え、差動出力端子８が増幅器出力端子８−１〜８−４を備えているものであってもよい。
図４は、この発明の実施の形態１による他の高周波増幅器を示す構成図である。
図４において、負荷６−１〜６−４のそれぞれは、例えば、抵抗又は誘導素子などで実現される。
負荷６−１は、一端がポリフェーズフィルタ５の第１の出力端子５−１と接続され、他端が電源７と接続されている。
負荷６−２は、一端がポリフェーズフィルタ５の第２の出力端子５−２と接続され、他端が電源７と接続されている。
負荷６−３は、一端がポリフェーズフィルタ５の第３の出力端子５−３と接続され、他端が電源７と接続されている。
負荷６−４は、一端がポリフェーズフィルタ５の第４の出力端子５−４と接続され、他端が電源７と接続されている。
増幅器出力端子８−１は、ポリフェーズフィルタ５の第１の出力端子５−１と接続されている。
増幅器出力端子８−２は、ポリフェーズフィルタ５の第２の出力端子５−２と接続されている。
増幅器出力端子８−３は、ポリフェーズフィルタ５の第３の出力端子５−３と接続されている。
増幅器出力端子８−４は、ポリフェーズフィルタ５の第４の出力端子５−４と接続されている。
増幅器出力端子８−２は、ポリフェーズフィルタ５の第２の出力端子５−２と接続されている。
増幅器出力端子８−３は、ポリフェーズフィルタ５の第３の出力端子５−３と接続されている。
増幅器出力端子８−４は、ポリフェーズフィルタ５の第４の出力端子５−４と接続されている。
図４に示す高周波増幅器の場合も、図１に示す高周波増幅器の場合と同様に、ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力され、増幅器出力端子８−１から位相が０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力され、増幅器出力端子８−３から位相が１８０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力され、増幅器出力端子８−３から位相が１８０度の信号が出力される。
ポリフェーズフィルタ５の第２の出力端子５−２では、第１の差動信号に含まれる位相が９０度の信号と、第２の差動信号に含まれる位相が９０度の信号とが同相合成されるため、位相が９０度の信号が増幅される。
また、ポリフェーズフィルタ５の第４の出力端子５−４では、第１の差動信号に含まれる位相が２７０度の信号と、第２の差動信号に含まれる位相が２７０度の信号とが同相合成されるため、位相が２７０度の信号が増幅される。
これにより、ポリフェーズフィルタ５の第２の出力端子５−２から位相が９０度の信号が出力され、増幅器出力端子８−２から位相が９０度の信号が出力される。
また、ポリフェーズフィルタ５の第４の出力端子５−４から位相が２７０度の信号が出力され、増幅器出力端子８−４から位相が２７０度の信号が出力される。
また、ポリフェーズフィルタ５の第４の出力端子５−４では、第１の差動信号に含まれる位相が２７０度の信号と、第２の差動信号に含まれる位相が２７０度の信号とが同相合成されるため、位相が２７０度の信号が増幅される。
これにより、ポリフェーズフィルタ５の第２の出力端子５−２から位相が９０度の信号が出力され、増幅器出力端子８−２から位相が９０度の信号が出力される。
また、ポリフェーズフィルタ５の第４の出力端子５−４から位相が２７０度の信号が出力され、増幅器出力端子８−４から位相が２７０度の信号が出力される。
この実施の形態１では、負荷群６が負荷６ａ及び負荷６ｂを備えている例を示している。
ただし、これは一例に過ぎず、例えば、図５に示すように、負荷群６が負荷６−１〜６−４を備えているものであってもよい。
図５は、この発明の実施の形態１による他の高周波増幅器を示す構成図である。
図５の例では、回路の対称性を保つために、ポリフェーズフィルタ５における第１の出力端子５−１〜第４の出力端子５−４のそれぞれに負荷６−１〜６−４を接続している。
なお、増幅器出力端子と接続されていない負荷６−２の他端及び負荷６−４の他端のそれぞれは、グランドと接続されている。
ただし、これは一例に過ぎず、例えば、図５に示すように、負荷群６が負荷６−１〜６−４を備えているものであってもよい。
図５は、この発明の実施の形態１による他の高周波増幅器を示す構成図である。
図５の例では、回路の対称性を保つために、ポリフェーズフィルタ５における第１の出力端子５−１〜第４の出力端子５−４のそれぞれに負荷６−１〜６−４を接続している。
なお、増幅器出力端子と接続されていない負荷６−２の他端及び負荷６−４の他端のそれぞれは、グランドと接続されている。
実施の形態２．
上記実施の形態１では、ポリフェーズフィルタ５が容量素子１５〜１８を備えている例を示している。
この実施の形態２では、ポリフェーズフィルタ５が第１の誘導素子２５〜第４の誘導素子２８を備えている例を示している。
上記実施の形態１では、ポリフェーズフィルタ５が容量素子１５〜１８を備えている例を示している。
この実施の形態２では、ポリフェーズフィルタ５が第１の誘導素子２５〜第４の誘導素子２８を備えている例を示している。
図６は、この発明の実施の形態２による高周波増幅器を示す構成図である。
図６において、図１及び図４と同一符号は同一または相当部分を示すので説明を省略する。
ポリフェーズフィルタ５は、第１の抵抗２１、第２の抵抗２２、第３の抵抗２３、第４の抵抗２４、第１の誘導素子２５、第２の誘導素子２６、第３の誘導素子２７及び第４の誘導素子２８を備えている。
ポリフェーズフィルタ５は、第１の抵抗２１、第１の誘導素子２５、第３の抵抗２３、第２の誘導素子２６、第２の抵抗２２、第３の誘導素子２７、第４の抵抗２４、第４の誘導素子２８の順に環状に接続されている。
具体的には、以下のように接続されている。
図６において、図１及び図４と同一符号は同一または相当部分を示すので説明を省略する。
ポリフェーズフィルタ５は、第１の抵抗２１、第２の抵抗２２、第３の抵抗２３、第４の抵抗２４、第１の誘導素子２５、第２の誘導素子２６、第３の誘導素子２７及び第４の誘導素子２８を備えている。
ポリフェーズフィルタ５は、第１の抵抗２１、第１の誘導素子２５、第３の抵抗２３、第２の誘導素子２６、第２の抵抗２２、第３の誘導素子２７、第４の抵抗２４、第４の誘導素子２８の順に環状に接続されている。
具体的には、以下のように接続されている。
第１の抵抗２１は、一端が第１の入力端子５ａと接続され、他端が第１の出力端子５−１と接続されている。
第２の抵抗２２は、一端が第２の入力端子５ｂと接続され、他端が第３の出力端子５−３と接続されている。
第３の抵抗２３は、一端が第１の誘導素子２５の他端と接続され、他端が第２の出力端子５−２と接続されている。
第４の抵抗２４は、一端が第３の誘導素子２７の他端と接続され、他端が第４の出力端子５−４と接続されている。
第２の抵抗２２は、一端が第２の入力端子５ｂと接続され、他端が第３の出力端子５−３と接続されている。
第３の抵抗２３は、一端が第１の誘導素子２５の他端と接続され、他端が第２の出力端子５−２と接続されている。
第４の抵抗２４は、一端が第３の誘導素子２７の他端と接続され、他端が第４の出力端子５−４と接続されている。
第１の誘導素子２５は、一端が第１の出力端子５−１と接続され、他端が第３の抵抗２３の一端と接続されている。
第２の誘導素子２６は、一端が第２の入力端子５ｂと接続され、他端が第２の出力端子５−２と接続されている。
第３の誘導素子２７は、一端が第３の出力端子５−３と接続され、他端が第４の抵抗２４の一端と接続されている。
第４の誘導素子２８は、一端が第１の入力端子５ａと接続され、他端が第４の出力端子５−４と接続されている。
第２の誘導素子２６は、一端が第２の入力端子５ｂと接続され、他端が第２の出力端子５−２と接続されている。
第３の誘導素子２７は、一端が第３の出力端子５−３と接続され、他端が第４の抵抗２４の一端と接続されている。
第４の誘導素子２８は、一端が第１の入力端子５ａと接続され、他端が第４の出力端子５−４と接続されている。
次に動作について説明する。
第１のトランジスタ２−１は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
第１のトランジスタ２−１は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
ポリフェーズフィルタ５は、第１の入力端子５ａから第１のトランジスタ２−１により増幅された第１の信号が入力されると、第１の信号から第１の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第１の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力されると、第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力されると、第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
この実施の形態２では、ポリフェーズフィルタ５が、容量素子１５〜１８の代わりに、第１の誘導素子２５〜第４の誘導素子２８を備えている。上記実施の形態１と同様に、第１の入力端子５ａから入力される第１の信号の位相が０度、第２の入力端子５ｂから入力される第２の信号の位相が１８０度である場合、ポリフェーズフィルタ５から、上記実施の形態１と同様の信号が出力される。
即ち、ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力され、ポリフェーズフィルタ５の第２の出力端子５−２から位相が９０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力され、ポリフェーズフィルタ５の第４の出力端子５−４から位相が２７０度の信号が出力される。
なお、ポリフェーズフィルタ５からは、上記実施の形態１と同様の原理で、同相信号の出力が抑えられる。
即ち、ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力され、ポリフェーズフィルタ５の第２の出力端子５−２から位相が９０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力され、ポリフェーズフィルタ５の第４の出力端子５−４から位相が２７０度の信号が出力される。
なお、ポリフェーズフィルタ５からは、上記実施の形態１と同様の原理で、同相信号の出力が抑えられる。
図６の高周波増幅器が、差動入力端子１から入力された差動信号の増幅動作を行っているとき、第１のトランジスタ２−１の出力端子及び第２のトランジスタ２−２の出力端子と、負荷６−１〜負荷６−４とは、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８を介して、直流的に短絡されている。
このため、負荷６−１〜負荷６−４、第１のトランジスタ２−１、第２のトランジスタ２−２及び電流源３には、直流電圧が印加されるが、ポリフェーズフィルタ５には直流電圧が印加されず、ポリフェーズフィルタ５では電圧降下が発生しない。
これにより、上記実施の形態１よりも、第１のトランジスタ２−１におけるエミッタ−コレクタ間電圧及び第２のトランジスタ２−２におけるエミッタ−コレクタ間電圧を高く保つことができるため、高周波増幅器の利得を高くすることができる。
このため、負荷６−１〜負荷６−４、第１のトランジスタ２−１、第２のトランジスタ２−２及び電流源３には、直流電圧が印加されるが、ポリフェーズフィルタ５には直流電圧が印加されず、ポリフェーズフィルタ５では電圧降下が発生しない。
これにより、上記実施の形態１よりも、第１のトランジスタ２−１におけるエミッタ−コレクタ間電圧及び第２のトランジスタ２−２におけるエミッタ−コレクタ間電圧を高く保つことができるため、高周波増幅器の利得を高くすることができる。
以上で明らかなように、この実施の形態２では、ポリフェーズフィルタ５が、容量素子１５〜１８の代わりに、第１の誘導素子２５〜第４の誘導素子２８を備えているが、上記実施の形態１と同様に、同相信号の出力を抑えることができる効果を奏する。
また、ポリフェーズフィルタ５が、第１の誘導素子２５〜第４の誘導素子２８を備えているので、上記実施の形態１よりも、高周波増幅器の利得を高くすることができる効果を奏する。
また、ポリフェーズフィルタ５が、第１の誘導素子２５〜第４の誘導素子２８を備えているので、上記実施の形態１よりも、高周波増幅器の利得を高くすることができる効果を奏する。
この実施の形態２では、ポリフェーズフィルタ５が、第１の誘導素子２５〜第４の誘導素子２８を備えている例を示しているが、第１の誘導素子２５〜第４の誘導素子２８の接続形態は、図６に示す例に限るものではなく、例えば、図７に示すような接続形態であってもよい。
図７は、ポリフェーズフィルタ５における第１の誘導素子３１〜第４の誘導素子３４の接続形態を示す構成図である。
図７に示すポリフェーズフィルタ５は、第１の抵抗２１、第２の抵抗２２、第３の抵抗２３、第４の抵抗２４、第１の誘導素子３１、第２の誘導素子３２、第３の誘導素子３３及び第４の誘導素子３４を備えている。
ポリフェーズフィルタ５は、第１の抵抗２１、第１の誘導素子３１、第３の抵抗２３、第２の誘導素子３２、第２の抵抗２２、第３の誘導素子３３、第４の抵抗２４、第４の誘導素子３４の順に環状に接続されている。
具体的には、以下のように接続されている。
図７は、ポリフェーズフィルタ５における第１の誘導素子３１〜第４の誘導素子３４の接続形態を示す構成図である。
図７に示すポリフェーズフィルタ５は、第１の抵抗２１、第２の抵抗２２、第３の抵抗２３、第４の抵抗２４、第１の誘導素子３１、第２の誘導素子３２、第３の誘導素子３３及び第４の誘導素子３４を備えている。
ポリフェーズフィルタ５は、第１の抵抗２１、第１の誘導素子３１、第３の抵抗２３、第２の誘導素子３２、第２の抵抗２２、第３の誘導素子３３、第４の抵抗２４、第４の誘導素子３４の順に環状に接続されている。
具体的には、以下のように接続されている。
第１の誘導素子３１は、一端が第１の入力端子５ａと接続され、他端が第２の出力端子５−２と接続されている。
第２の誘導素子３２は、一端が第３の出力端子５−３と接続され、他端が第３の抵抗２３の一端と接続されている。
第３の誘導素子３３は、一端が第２の入力端子５ｂと接続され、他端が第４の出力端子５−４と接続されている。
第４の誘導素子３４は、一端が第１の出力端子５−１と接続され、他端が第４の抵抗２４の一端と接続されている。
ポリフェーズフィルタ５における第１の誘導素子３１〜第４の誘導素子３４の接続形態が図７に示す接続形態であっても、図６に示す接続形態と同様に作用するポリフェーズフィルタ５が得られる。
第２の誘導素子３２は、一端が第３の出力端子５−３と接続され、他端が第３の抵抗２３の一端と接続されている。
第３の誘導素子３３は、一端が第２の入力端子５ｂと接続され、他端が第４の出力端子５−４と接続されている。
第４の誘導素子３４は、一端が第１の出力端子５−１と接続され、他端が第４の抵抗２４の一端と接続されている。
ポリフェーズフィルタ５における第１の誘導素子３１〜第４の誘導素子３４の接続形態が図７に示す接続形態であっても、図６に示す接続形態と同様に作用するポリフェーズフィルタ５が得られる。
実施の形態３．
この実施の形態３では、トランジスタ対２が、第１のトランジスタ２−１及び第２のトランジスタ２−２のほかに、第３のトランジスタ２−３及び第４のトランジスタ２−４を備えている例を説明する。
この実施の形態３では、トランジスタ対２が、第１のトランジスタ２−１及び第２のトランジスタ２−２のほかに、第３のトランジスタ２−３及び第４のトランジスタ２−４を備えている例を説明する。
図８は、この発明の実施の形態３による高周波増幅器を示す構成図である。
図８において、図１及び図６と同一符号は同一または相当部分を示すので説明を省略する。
第３のトランジスタ２−３及び第４のトランジスタ２−４のそれぞれは、例えば、バイポーラトランジスタ又はＭＯＳＦＥＴなどで実現される。
第３のトランジスタ２−３は、制御端子であるベース端子が第１の信号入力端子１ａと接続され、エミッタ端子が電流源９と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第３の入力端子５ｃと接続されている。
第３のトランジスタ２−３は、第１の信号入力端子１ａから入力された第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第３の入力端子５ｃに出力する。
第４のトランジスタ２−４は、制御端子であるベース端子が第２の信号入力端子１ｂと接続され、エミッタ端子が電流源９と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第４の入力端子５ｄと接続されている。
第４のトランジスタ２−４は、第２の信号入力端子１ｂから入力された第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第４の入力端子５ｄに出力する。
図８において、図１及び図６と同一符号は同一または相当部分を示すので説明を省略する。
第３のトランジスタ２−３及び第４のトランジスタ２−４のそれぞれは、例えば、バイポーラトランジスタ又はＭＯＳＦＥＴなどで実現される。
第３のトランジスタ２−３は、制御端子であるベース端子が第１の信号入力端子１ａと接続され、エミッタ端子が電流源９と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第３の入力端子５ｃと接続されている。
第３のトランジスタ２−３は、第１の信号入力端子１ａから入力された第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第３の入力端子５ｃに出力する。
第４のトランジスタ２−４は、制御端子であるベース端子が第２の信号入力端子１ｂと接続され、エミッタ端子が電流源９と接続され、出力端子であるコレクタ端子がポリフェーズフィルタ５の第４の入力端子５ｄと接続されている。
第４のトランジスタ２−４は、第２の信号入力端子１ｂから入力された第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第４の入力端子５ｄに出力する。
ポリフェーズフィルタ５は、上記実施の形態１と同様に、第１のトランジスタ２−１の出力端子と接続されている第１の入力端子５ａと、第２のトランジスタ２−２の出力端子と接続されている第２の入力端子５ｂとを有している。
また、ポリフェーズフィルタ５は、第３のトランジスタ２−３の出力端子と接続されている第３の入力端子５ｃと、第４のトランジスタ２−４の出力端子と接続されている第４の入力端子５ｄとを有している。
第３の入力端子５ｃは、第３の抵抗２３の一端及び第１の誘導素子２５の他端のそれぞれと接続されている。
第４の入力端子５ｄは、第４の抵抗２４の一端及び第３の誘導素子２７の他端のそれぞれと接続されている。
電流源９は、一端が第３のトランジスタ２−３のエミッタ端子及び第４のトランジスタ２−４のエミッタ端子のそれぞれと接続され、他端がグランドと接続されている。
また、ポリフェーズフィルタ５は、第３のトランジスタ２−３の出力端子と接続されている第３の入力端子５ｃと、第４のトランジスタ２−４の出力端子と接続されている第４の入力端子５ｄとを有している。
第３の入力端子５ｃは、第３の抵抗２３の一端及び第１の誘導素子２５の他端のそれぞれと接続されている。
第４の入力端子５ｄは、第４の抵抗２４の一端及び第３の誘導素子２７の他端のそれぞれと接続されている。
電流源９は、一端が第３のトランジスタ２−３のエミッタ端子及び第４のトランジスタ２−４のエミッタ端子のそれぞれと接続され、他端がグランドと接続されている。
次に動作について説明する。
第１のトランジスタ２−１は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
第３のトランジスタ２−３は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第３の入力端子５ｃに出力する。
第４のトランジスタ２−４は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第４の入力端子５ｄに出力する。
第１のトランジスタ２−１は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第１の入力端子５ａに出力する。
第２のトランジスタ２−２は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第２の入力端子５ｂに出力する。
第３のトランジスタ２−３は、第１の信号入力端子１ａから第１の信号が入力されると、第１の信号を増幅し、増幅後の第１の信号をポリフェーズフィルタ５の第３の入力端子５ｃに出力する。
第４のトランジスタ２−４は、第２の信号入力端子１ｂから第２の信号が入力されると、第２の信号を増幅し、増幅後の第２の信号をポリフェーズフィルタ５の第４の入力端子５ｄに出力する。
ポリフェーズフィルタ５は、第１の入力端子５ａから第１のトランジスタ２−１により増幅された第１の信号が入力され、かつ、第３の入力端子５ｃから第３のトランジスタ２−３により増幅された第１の信号が入力されると、入力された双方の第１の信号から第１の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第１の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力され、かつ、第４の入力端子５ｄから第４のトランジスタ２−４により増幅された第２の信号が入力されると、入力された双方の第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
また、ポリフェーズフィルタ５は、第２の入力端子５ｂから第２のトランジスタ２−２により増幅された第２の信号が入力され、かつ、第４の入力端子５ｄから第４のトランジスタ２−４により増幅された第２の信号が入力されると、入力された双方の第２の信号から第２の差動信号を生成して、第１の出力端子５−１及び第３の出力端子５−３から第２の差動信号を出力する。
この実施の形態３では、第１の入力端子５ａ及び第３の入力端子５ｃのそれぞれから入力される第１の信号の位相が０度、第２の入力端子５ｂ及び第４の入力端子５ｄのそれぞれから入力される第２の信号の位相が１８０度である場合、ポリフェーズフィルタ５からは、上記実施の形態１と同様の信号が出力される。
即ち、ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力され、ポリフェーズフィルタ５の第２の出力端子５−２から位相が９０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力され、ポリフェーズフィルタ５の第４の出力端子５−４から位相が２７０度の信号が出力される。
即ち、ポリフェーズフィルタ５の第１の出力端子５−１から位相が０度の信号が出力され、ポリフェーズフィルタ５の第２の出力端子５−２から位相が９０度の信号が出力される。
また、ポリフェーズフィルタ５の第３の出力端子５−３から位相が１８０度の信号が出力され、ポリフェーズフィルタ５の第４の出力端子５−４から位相が２７０度の信号が出力される。
ただし、この実施の形態３では、トランジスタ対２が、第１のトランジスタ２−１及び第２のトランジスタ２−２のほかに、第３のトランジスタ２−３及び第４のトランジスタ２−４を備えているため、回路の対称性が高められている。
このため、上記実施の形態１よりも、ポリフェーズフィルタ５の第１の出力端子５−１〜第４の出力端子５−４から出力される信号の位相精度が高まる。
即ち、上記実施の形態１と比べて、ポリフェーズフィルタ５の第１の出力端子５−１から出力される信号は、より０度に近づき、ポリフェーズフィルタ５の第３の出力端子５−３から出力される信号は、より１８０度に近づく。
また、上記実施の形態１と比べて、ポリフェーズフィルタ５の第２の出力端子５−２から出力される信号は、より９０度に近づき、ポリフェーズフィルタ５の第４の出力端子５−４から出力される信号は、より２７０度に近づく。
なお、ポリフェーズフィルタ５からは、上記実施の形態１と同様の原理で、同相信号の出力が抑えられる。
このため、上記実施の形態１よりも、ポリフェーズフィルタ５の第１の出力端子５−１〜第４の出力端子５−４から出力される信号の位相精度が高まる。
即ち、上記実施の形態１と比べて、ポリフェーズフィルタ５の第１の出力端子５−１から出力される信号は、より０度に近づき、ポリフェーズフィルタ５の第３の出力端子５−３から出力される信号は、より１８０度に近づく。
また、上記実施の形態１と比べて、ポリフェーズフィルタ５の第２の出力端子５−２から出力される信号は、より９０度に近づき、ポリフェーズフィルタ５の第４の出力端子５−４から出力される信号は、より２７０度に近づく。
なお、ポリフェーズフィルタ５からは、上記実施の形態１と同様の原理で、同相信号の出力が抑えられる。
図８の高周波増幅器が、差動入力端子１から入力された差動信号の増幅動作を行っているとき、第１のトランジスタ２−１〜第４のトランジスタ２−４の出力端子と、負荷６−１〜６−４とは、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８を介して、直流的に短絡されている。
このため、負荷６−１〜６−４、第１のトランジスタ２−１、第２のトランジスタ２−２、第３のトランジスタ２−３、第４のトランジスタ２−４及び電流源３，９には、直流電圧が印加されるが、ポリフェーズフィルタ５には直流電圧が印加されず、ポリフェーズフィルタ５では電圧降下が発生しない。
これにより、上記実施の形態１よりも、第１のトランジスタ２−１〜第４のトランジスタ２−４におけるエミッタ−コレクタ間電圧を高く保つことができるため、高周波増幅器の利得を高くすることができる。
このため、負荷６−１〜６−４、第１のトランジスタ２−１、第２のトランジスタ２−２、第３のトランジスタ２−３、第４のトランジスタ２−４及び電流源３，９には、直流電圧が印加されるが、ポリフェーズフィルタ５には直流電圧が印加されず、ポリフェーズフィルタ５では電圧降下が発生しない。
これにより、上記実施の形態１よりも、第１のトランジスタ２−１〜第４のトランジスタ２−４におけるエミッタ−コレクタ間電圧を高く保つことができるため、高周波増幅器の利得を高くすることができる。
以上で明らかなように、この実施の形態３によれば、トランジスタ対２が、第１のトランジスタ２−１及び第２のトランジスタ２−２のほかに、第３のトランジスタ２−３及び第４のトランジスタ２−４を備えるように構成したので、上記実施の形態１と同様の効果が得られるほか、回路の対称性を高めて、ポリフェーズフィルタ５の第１の出力端子５−１〜第４の出力端子５−４から出力される信号の位相精度を高めることができる効果を奏する。
この実施の形態３では、ポリフェーズフィルタ５が、第１の誘導素子２５〜第４の誘導素子２８を備えている例を示しているが、第１の誘導素子２５〜第４の誘導素子２８の接続形態は、図８に示す例に限るものではなく、例えば、図９に示すような接続形態であってもよい。
図９は、ポリフェーズフィルタ５における第１の誘導素子３１〜第４の誘導素子３４の接続形態を示す構成図である。
図９は、ポリフェーズフィルタ５における第１の誘導素子３１〜第４の誘導素子３４の接続形態を示す構成図である。
この実施の形態３では、ポリフェーズフィルタ５が、第１の誘導素子２５〜第４の誘導素子２８を備えている例を示しているが、第１の誘導素子２５は、第３のトランジスタ２−３の寄生容量２−３ａを打ち消す誘導性リアクタンスを有し、第２の誘導素子２６は、第２のトランジスタ２−２の寄生容量２−２ａを打ち消す誘導性リアクタンスを有しているものであってもよい。
また、第３の誘導素子２７は、第４のトランジスタ２−４の寄生容量２−４ａを打ち消す誘導性リアクタンスを有し、第４の誘導素子２８は、第１のトランジスタ２−１の寄生容量２−１ａを打ち消す誘導性リアクタンスを有しているものであってもよい。
これにより、高周波増幅器が、高周波の信号を増幅する際、増幅動作に悪影響を及ぼす寄生容量２−１ａ〜２−４ａを打ち消すことができる。
図１０は、第１のトランジスタ２−１の寄生容量２−１ａ〜第４のトランジスタ２−４の寄生容量２−４ａを示す説明図である。
また、第３の誘導素子２７は、第４のトランジスタ２−４の寄生容量２−４ａを打ち消す誘導性リアクタンスを有し、第４の誘導素子２８は、第１のトランジスタ２−１の寄生容量２−１ａを打ち消す誘導性リアクタンスを有しているものであってもよい。
これにより、高周波増幅器が、高周波の信号を増幅する際、増幅動作に悪影響を及ぼす寄生容量２−１ａ〜２−４ａを打ち消すことができる。
図１０は、第１のトランジスタ２−１の寄生容量２−１ａ〜第４のトランジスタ２−４の寄生容量２−４ａを示す説明図である。
実施の形態４．
この実施の形態４では、トランジスタ対２が備えている第３のトランジスタ２−３の制御端子であるベース端子に第１の直列回路４１が接続され、第４のトランジスタ２−４の制御端子であるベース端子に第２の直列回路４４が接続されている例を説明する。
この実施の形態４では、トランジスタ対２が備えている第３のトランジスタ２−３の制御端子であるベース端子に第１の直列回路４１が接続され、第４のトランジスタ２−４の制御端子であるベース端子に第２の直列回路４４が接続されている例を説明する。
図１１は、この発明の実施の形態４による高周波増幅器を示す構成図である。
図１１において、図１及び図８と同一符号は同一または相当部分を示すので説明を省略する。
第１の直列回路４１は、容量素子４２と抵抗４３が直列に接続されている回路であり、一端が第３のトランジスタ２−３のベース端子と接続され、他端がグランドと接続されている。
第２の直列回路４４は、容量素子４５と抵抗４６が直列に接続されている回路であり、一端が第４のトランジスタ２−４のベース端子と接続され、他端がグランドと接続されている。
図１１において、図１及び図８と同一符号は同一または相当部分を示すので説明を省略する。
第１の直列回路４１は、容量素子４２と抵抗４３が直列に接続されている回路であり、一端が第３のトランジスタ２−３のベース端子と接続され、他端がグランドと接続されている。
第２の直列回路４４は、容量素子４５と抵抗４６が直列に接続されている回路であり、一端が第４のトランジスタ２−４のベース端子と接続され、他端がグランドと接続されている。
次に動作について説明する。
この実施の形態４では、上記実施の形態３と異なり、第３のトランジスタ２−３のベース端子が、第１の直列回路４１によって入力終端され、第４のトランジスタ２−４のベース端子が、第２の直列回路４４によって入力終端されている。
このため、第３のトランジスタ２−３は、第１の信号の増幅動作を行わず、第４のトランジスタ２−４は、第２の信号の増幅動作を行わないが、ポリフェーズフィルタ５の第３の入力端子５ｃでの入力インピーダンスが、第１の入力端子５ａでの入力インピーダンスと整合される。また、ポリフェーズフィルタ５の第４の入力端子５ｄでの入力インピーダンスが、第２の入力端子５ｂでの入力インピーダンスと整合される。
これにより、例えば、図６の高周波増幅器よりも、回路の対称性が高められる。
この実施の形態４におけるポリフェーズフィルタ５の動作は、例えば、図６に示すポリフェーズフィルタ５の動作と同様である。
この実施の形態４では、上記実施の形態３と異なり、第３のトランジスタ２−３のベース端子が、第１の直列回路４１によって入力終端され、第４のトランジスタ２−４のベース端子が、第２の直列回路４４によって入力終端されている。
このため、第３のトランジスタ２−３は、第１の信号の増幅動作を行わず、第４のトランジスタ２−４は、第２の信号の増幅動作を行わないが、ポリフェーズフィルタ５の第３の入力端子５ｃでの入力インピーダンスが、第１の入力端子５ａでの入力インピーダンスと整合される。また、ポリフェーズフィルタ５の第４の入力端子５ｄでの入力インピーダンスが、第２の入力端子５ｂでの入力インピーダンスと整合される。
これにより、例えば、図６の高周波増幅器よりも、回路の対称性が高められる。
この実施の形態４におけるポリフェーズフィルタ５の動作は、例えば、図６に示すポリフェーズフィルタ５の動作と同様である。
この実施の形態４では、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８が図１１のように接続されている例を示しているが、例えば、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８が、図９に示す第１の誘導素子３１〜第４の誘導素子３４のように接続されていてもよい。
この実施の形態４では、ポリフェーズフィルタ５が、第１の誘導素子２５〜第４の誘導素子２８を備えている例を示しているが、第１の誘導素子２５は、第３のトランジスタ２−３の寄生容量２−３ａを打ち消す誘導性リアクタンスを有し、第２の誘導素子２６は、第２のトランジスタ２−２の寄生容量２−２ａを打ち消す誘導性リアクタンスを有しているものであってもよい。
また、第３の誘導素子２７は、第４のトランジスタ２−４の寄生容量２−４ａを打ち消す誘導性リアクタンスを有し、第４の誘導素子２８は、第１のトランジスタ２−１の寄生容量２−１ａを打ち消す誘導性リアクタンスを有しているものであってもよい。
これにより、高周波増幅器が、高周波の信号を増幅する際、増幅動作に悪影響を及ぼす寄生容量２−１ａ〜２−４ａを打ち消すことができる。
図１２は、第１のトランジスタ２−１の寄生容量２−１ａから第４のトランジスタ２−４の寄生容量２−４ａを示す説明図である。
また、第３の誘導素子２７は、第４のトランジスタ２−４の寄生容量２−４ａを打ち消す誘導性リアクタンスを有し、第４の誘導素子２８は、第１のトランジスタ２−１の寄生容量２−１ａを打ち消す誘導性リアクタンスを有しているものであってもよい。
これにより、高周波増幅器が、高周波の信号を増幅する際、増幅動作に悪影響を及ぼす寄生容量２−１ａ〜２−４ａを打ち消すことができる。
図１２は、第１のトランジスタ２−１の寄生容量２−１ａから第４のトランジスタ２−４の寄生容量２−４ａを示す説明図である。
実施の形態５．
この実施の形態５では、第１のトランジスタ２−１〜第４のトランジスタ２−４とポリフェーズフィルタ５との間に、インピーダンスを整合する整合回路をそれぞれ接続している例を説明する。
この実施の形態５では、第１のトランジスタ２−１〜第４のトランジスタ２−４とポリフェーズフィルタ５との間に、インピーダンスを整合する整合回路をそれぞれ接続している例を説明する。
図１３は、この発明の実施の形態５による高周波増幅器を示す構成図である。
図１３において、図１及び図１１と同一符号は同一または相当部分を示すので説明を省略する。
容量素子５１は、一端がポリフェーズフィルタ５の第１の入力端子５ａとグランドとの間に接続され、ポリフェーズフィルタ５の第１の入力端子５ａと第１のトランジスタ２−１の出力端子との間のインピーダンス整合をとる第１の整合回路である。
容量素子５２は、一端がポリフェーズフィルタ５の第２の入力端子５ｂとグランドとの間に接続され、ポリフェーズフィルタ５の第２の入力端子５ｂと第２のトランジスタ２−２の出力端子との間のインピーダンス整合をとる第２の整合回路である。
容量素子５３は、一端がポリフェーズフィルタ５の第３の入力端子５ｃとグランドとの間に接続され、ポリフェーズフィルタ５の第３の入力端子５ｃと第３のトランジスタ２−３の出力端子との間のインピーダンス整合をとる第３の整合回路である。
容量素子５４は、一端がポリフェーズフィルタ５の第４の入力端子５ｄとグランドとの間に接続され、ポリフェーズフィルタ５の第４の入力端子５ｄと第４のトランジスタ２−４の出力端子との間のインピーダンス整合をとる第４の整合回路である。
図１３において、図１及び図１１と同一符号は同一または相当部分を示すので説明を省略する。
容量素子５１は、一端がポリフェーズフィルタ５の第１の入力端子５ａとグランドとの間に接続され、ポリフェーズフィルタ５の第１の入力端子５ａと第１のトランジスタ２−１の出力端子との間のインピーダンス整合をとる第１の整合回路である。
容量素子５２は、一端がポリフェーズフィルタ５の第２の入力端子５ｂとグランドとの間に接続され、ポリフェーズフィルタ５の第２の入力端子５ｂと第２のトランジスタ２−２の出力端子との間のインピーダンス整合をとる第２の整合回路である。
容量素子５３は、一端がポリフェーズフィルタ５の第３の入力端子５ｃとグランドとの間に接続され、ポリフェーズフィルタ５の第３の入力端子５ｃと第３のトランジスタ２−３の出力端子との間のインピーダンス整合をとる第３の整合回路である。
容量素子５４は、一端がポリフェーズフィルタ５の第４の入力端子５ｄとグランドとの間に接続され、ポリフェーズフィルタ５の第４の入力端子５ｄと第４のトランジスタ２−４の出力端子との間のインピーダンス整合をとる第４の整合回路である。
この実施の形態５では、高周波増幅器が、第１から第４の整合回路である容量素子５１〜５４を備えているので、第１のトランジスタ２−１〜第４のトランジスタ２−４とポリフェーズフィルタ５との間のインピーダンスが整合される。
このため、第１のトランジスタ２−１の出力端子から出力された第１の信号が、ポリフェーズフィルタ５の第１の入力端子５ａで反射されることがほとんどなくなる。
また、第２のトランジスタ２−２の出力端子から出力された第２の信号が、ポリフェーズフィルタ５の第２の入力端子５ｂで反射されることがほとんどなくなる。
これにより、第１の信号及び第２の信号の損失を低減されるため、上記実施の形態１よりも、高周波増幅器の利得を高めることができる。
このため、第１のトランジスタ２−１の出力端子から出力された第１の信号が、ポリフェーズフィルタ５の第１の入力端子５ａで反射されることがほとんどなくなる。
また、第２のトランジスタ２−２の出力端子から出力された第２の信号が、ポリフェーズフィルタ５の第２の入力端子５ｂで反射されることがほとんどなくなる。
これにより、第１の信号及び第２の信号の損失を低減されるため、上記実施の形態１よりも、高周波増幅器の利得を高めることができる。
この実施の形態５では、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８が図１３のように接続されている例を示しているが、例えば、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８が、図９に示す第１の誘導素子３１〜第４の誘導素子３４のように接続されていてもよい。
実施の形態６．
上記実施の形態１では、負荷群６が負荷６−１〜６−４を備えている例を示している。
この実施の形態６では、負荷群６が備えている複数の負荷のそれぞれが、誘導素子６−５〜６−８である例を説明する。
上記実施の形態１では、負荷群６が負荷６−１〜６−４を備えている例を示している。
この実施の形態６では、負荷群６が備えている複数の負荷のそれぞれが、誘導素子６−５〜６−８である例を説明する。
図１４は、この発明の実施の形態６による高周波増幅器を示す構成図である。
図１４において、図１及び図６と同一符号は同一または相当部分を示すので説明を省略する。
負荷群６は、誘導素子６−５〜６−８を備えている。
誘導素子６−５は、一端がポリフェーズフィルタ５の第１の出力端子５−１と接続され、他端が電源７と接続されている。
誘導素子６−６は、一端がポリフェーズフィルタ５の第２の出力端子５−２と接続され、他端が電源７と接続されている。
誘導素子６−７は、一端がポリフェーズフィルタ５の第３の出力端子５−３と接続され、他端が電源７と接続されている。
誘導素子６−８は、一端がポリフェーズフィルタ５の第４の出力端子５−４と接続され、他端が電源７と接続されている。
図１４において、図１及び図６と同一符号は同一または相当部分を示すので説明を省略する。
負荷群６は、誘導素子６−５〜６−８を備えている。
誘導素子６−５は、一端がポリフェーズフィルタ５の第１の出力端子５−１と接続され、他端が電源７と接続されている。
誘導素子６−６は、一端がポリフェーズフィルタ５の第２の出力端子５−２と接続され、他端が電源７と接続されている。
誘導素子６−７は、一端がポリフェーズフィルタ５の第３の出力端子５−３と接続され、他端が電源７と接続されている。
誘導素子６−８は、一端がポリフェーズフィルタ５の第４の出力端子５−４と接続され、他端が電源７と接続されている。
図１４の高周波増幅器が、差動入力端子１から入力された差動信号の増幅動作を行っているとき、第１のトランジスタ２−１の出力端子及び第２のトランジスタ２−２の出力端子と、誘導素子６−５〜６−８とは、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８を介して、直流的に短絡されている。
また、負荷群６が備えている複数の負荷のそれぞれは、誘導素子６−５〜６−８である。
このため、第１のトランジスタ２−１、第２のトランジスタ２−２及び電流源３には、直流電圧が印加されるが、ポリフェーズフィルタ５及び負荷群６には直流電圧が印加されず、ポリフェーズフィルタ５及び負荷群６では電圧降下が発生しない。
これにより、上記実施の形態１よりも、第１のトランジスタ２−１及び第２のトランジスタ２−２におけるエミッタ−コレクタ間電圧を高く保つことができるため、高周波増幅器の利得を高くすることができる。
また、負荷群６が備えている複数の負荷のそれぞれは、誘導素子６−５〜６−８である。
このため、第１のトランジスタ２−１、第２のトランジスタ２−２及び電流源３には、直流電圧が印加されるが、ポリフェーズフィルタ５及び負荷群６には直流電圧が印加されず、ポリフェーズフィルタ５及び負荷群６では電圧降下が発生しない。
これにより、上記実施の形態１よりも、第１のトランジスタ２−１及び第２のトランジスタ２−２におけるエミッタ−コレクタ間電圧を高く保つことができるため、高周波増幅器の利得を高くすることができる。
この実施の形態６では、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８が図１４のように接続されている例を示しているが、例えば、ポリフェーズフィルタ５における第１の誘導素子２５〜第４の誘導素子２８が、図９に示す第１の誘導素子３１〜第４の誘導素子３４のように接続されていてもよい。
実施の形態７．
この実施の形態７では、負荷群６が備えている複数の負荷のそれぞれが、誘導素子６１−１〜６１−４であり、誘導素子６１−１〜６１−４が、ポリフェーズフィルタ５に含まれている誘導素子を兼ねている例を説明する。
この実施の形態７では、負荷群６が備えている複数の負荷のそれぞれが、誘導素子６１−１〜６１−４であり、誘導素子６１−１〜６１−４が、ポリフェーズフィルタ５に含まれている誘導素子を兼ねている例を説明する。
図１５は、この発明の実施の形態７による高周波増幅器を示す構成図である。
図１５において、図１及び図１４と同一符号は同一または相当部分を示すので説明を省略する。
図１６は、誘導素子６１−１〜６１−４を示す説明図である。
図１６Ａは、誘導素子６１−１〜６１−４のレイアウト例を示し、図１６Ｂは、誘導素子６１−１〜６１−４の等価回路を示している。
誘導素子６１−１は、図１４に示す誘導素子６−５と図１４に示す第１の誘導素子２５とを兼ねている。
誘導素子６１−１は、端子（１）がポリフェーズフィルタ５の第３の入力端子５ｃと接続され、端子（２）がポリフェーズフィルタ５の第１の出力端子５−１と接続され、端子（３）が電源７と接続されている。
図１５において、図１及び図１４と同一符号は同一または相当部分を示すので説明を省略する。
図１６は、誘導素子６１−１〜６１−４を示す説明図である。
図１６Ａは、誘導素子６１−１〜６１−４のレイアウト例を示し、図１６Ｂは、誘導素子６１−１〜６１−４の等価回路を示している。
誘導素子６１−１は、図１４に示す誘導素子６−５と図１４に示す第１の誘導素子２５とを兼ねている。
誘導素子６１−１は、端子（１）がポリフェーズフィルタ５の第３の入力端子５ｃと接続され、端子（２）がポリフェーズフィルタ５の第１の出力端子５−１と接続され、端子（３）が電源７と接続されている。
誘導素子６１−２は、図１４に示す誘導素子６−６と図１４に示す第２の誘導素子２６とを兼ねている。
誘導素子６１−２は、端子（１）がポリフェーズフィルタ５の第２の入力端子５ｂと接続され、端子（２）がポリフェーズフィルタ５の第２の出力端子５−２と接続され、端子（３）が電源７と接続されている。
誘導素子６１−３は、図１４に示す誘導素子６−７と図１４に示す第３の誘導素子２７とを兼ねている。
誘導素子６１−３は、端子（１）がポリフェーズフィルタ５の第４の入力端子５ｄと接続され、端子（２）がポリフェーズフィルタ５の第３の出力端子５−３と接続され、端子（３）が電源７と接続されている。
誘導素子６１−４は、図１４に示す誘導素子６−８と図１４に示す第４の誘導素子２８とを兼ねている。
誘導素子６１−４は、端子（１）がポリフェーズフィルタ５の第１の入力端子５ａと接続され、端子（２）がポリフェーズフィルタ５の第４の出力端子５−４と接続され、端子（３）が電源７と接続されている。
誘導素子６１−２は、端子（１）がポリフェーズフィルタ５の第２の入力端子５ｂと接続され、端子（２）がポリフェーズフィルタ５の第２の出力端子５−２と接続され、端子（３）が電源７と接続されている。
誘導素子６１−３は、図１４に示す誘導素子６−７と図１４に示す第３の誘導素子２７とを兼ねている。
誘導素子６１−３は、端子（１）がポリフェーズフィルタ５の第４の入力端子５ｄと接続され、端子（２）がポリフェーズフィルタ５の第３の出力端子５−３と接続され、端子（３）が電源７と接続されている。
誘導素子６１−４は、図１４に示す誘導素子６−８と図１４に示す第４の誘導素子２８とを兼ねている。
誘導素子６１−４は、端子（１）がポリフェーズフィルタ５の第１の入力端子５ａと接続され、端子（２）がポリフェーズフィルタ５の第４の出力端子５−４と接続され、端子（３）が電源７と接続されている。
この実施の形態７における高周波増幅器の動作は、上記実施の形態６における高周波増幅器の動作と同様であるが、負荷群６が備えている誘導素子６１−１〜６１−４が、ポリフェーズフィルタ５に含まれている誘導素子を兼ねているため、上記実施の形態６よりも、部品点数を少なくすることができる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明は、差動信号である第１及び第２の信号を増幅する高周波増幅器に適している。
１ 差動入力端子、１ａ 第１の信号入力端子、１ｂ 第２の信号入力端子、２ トランジスタ対、２−１ 第１のトランジスタ、２−２ 第２のトランジスタ、２−３ 第３のトランジスタ、２−４ 第４のトランジスタ、２−１ａ，２−２ａ，２−３ａ，２−４ａ 寄生容量、３，９ 電流源、４ トランジスタ負荷、５ ポリフェーズフィルタ、５ａ 第１の入力端子、５ｂ 第２の入力端子、５ｃ 第３の入力端子、５ｄ 第４の入力端子、５−１ 第１の出力端子、５−２ 第２の出力端子、５−３ 第３の出力端子、５−４ 第４の出力端子、６ 負荷群、６ａ，６ｂ，６−１〜６−４ 負荷、６−５〜６−８ 誘導素子、７ 電源、８ 差動出力端子、８ａ，８ｂ，８−１〜８−４ 増幅器出力端子、１１〜１４ 抵抗、１５〜１８ 容量素子、２１ 第１の抵抗、２２ 第２の抵抗、２３ 第３の抵抗、２４ 第４の抵抗、２５ 第１の誘導素子、２６ 第２の誘導素子、２７ 第３の誘導素子、２８ 第４の誘導素子、３１ 第１の誘導素子、３２ 第２の誘導素子、３３ 第３の誘導素子、３４ 第４の誘導素子、４１ 第１の直列回路、４２ 容量素子、４３ 抵抗、４４ 第２の直列回路、４５ 容量素子、４６ 抵抗、５１ 容量素子（第１の整合回路）、５２ 容量素子（第２の整合回路）、５３ 容量素子（第３の整合回路）、５４ 容量素子（第４の整合回路）、６１−１〜６１−４ 誘導素子。
Claims (6)
- 第１の信号を増幅する第１のトランジスタと、
前記第１の信号と差動の信号である第２の信号を増幅する第２のトランジスタと、
前記第１のトランジスタにより増幅される前の第１の信号を増幅する第３のトランジスタと、
前記第２のトランジスタにより増幅される前の第２の信号を増幅する第４のトランジスタと、
前記第１のトランジスタの出力端子と接続された第１の入力端子と、前記第２のトランジスタの出力端子と接続された第２の入力端子と、前記第３のトランジスタの出力端子と接続された第３の入力端子と、前記第４のトランジスタの出力端子と接続された第４の入力端子と、第１の出力端子と、第２の出力端子と、第３の出力端子と、第４の出力端子と、一端が前記第１の入力端子と接続され、他端が前記第１の出力端子と接続された第１の抵抗と、一端が前記第２の入力端子と接続され、他端が前記第３の出力端子と接続された第２の抵抗と、一端が前記第１の出力端子と接続され、前記第３のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第１の誘導素子と、一端が前記第２の入力端子と接続され、他端が前記第２の出力端子と接続され、前記第２のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第２の誘導素子と、一端が前記第３の入力端子と前記第１の誘導素子の他端と接続され、他端が前記第２の出力端子と接続された第３の抵抗と、一端が前記第３の出力端子と接続され、前記第４のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第３の誘導素子と、一端が前記第４の入力端子と前記第３の誘導素子の他端と接続され、他端が前記第４の出力端子と接続された第４の抵抗と、一端が前記第１の入力端子と接続され、他端が前記第４の出力端子と接続され、前記第１のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有する第４の誘導素子を有し、前記第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第１の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第２の差動信号対を出力し、前記第１のトランジスタにより増幅された第１の信号から前記第１の差動信号対と位相が９０度ずれている第３の差動信号対を生成して、前記第２の出力端子及び前記第４の出力端子から前記第３の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から前記第２の差動信号対と位相が９０度ずれている第４の差動信号対を生成して、前記第２の出力端子及び前記第４の出力端子から前記第４の差動信号対を出力するポリフェーズフィルタと、
それぞれの一端が前記ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続され、他端が電源と接続された第１の負荷から第４の負荷と、
それぞれが、前記ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続された第１の増幅器出力端子から第４の増幅器出力端子と
を備えた高周波増幅器。 - 第１の信号を増幅する第１のトランジスタと、
前記第１の信号と差動の信号である第２の信号を増幅する第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
直列に接続された容量素子と抵抗を有し、一端が前記第３のトランジスタの制御端子に接続され、他端がグランドに接続された第１の直列回路と、
直列に接続された容量素子と抵抗を有し、一端が前記第４のトランジスタの制御端子に接続され、他端がグランドに接続された第２の直列回路と、
前記第１のトランジスタの出力端子と接続された第１の入力端子と、前記第２のトランジスタの出力端子と接続された第２の入力端子と、前記第３のトランジスタの出力端子と接続された第３の入力端子と、前記第４のトランジスタの出力端子と接続された第４の入力端子と、第１の出力端子と、第２の出力端子と、第３の出力端子と、第４の出力端子と、一端が前記第１の入力端子と接続され、他端が前記第１の出力端子と接続された第１の抵抗と、一端が前記第２の入力端子と接続され、他端が前記第３の出力端子と接続された第２の抵抗と、一端が前記第１の出力端子と接続された第１の誘導素子と、一端が前記第２の入力端子と接続され、他端が前記第２の出力端子と接続された第２の誘導素子と、一端が前記第３の入力端子と前記第１の誘導素子の他端と接続され、他端が前記第２の出力端子と接続された第３の抵抗と、一端が前記第３の出力端子と接続された第３の誘導素子と、一端が前記第４の入力端子と前記第３の誘導素子の他端と接続され、他端が前記第４の出力端子と接続された第４の抵抗と、一端が前記第１の入力端子と接続され、他端が前記第４の出力端子と接続された第４の誘導素子を有し、前記第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第１の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第２の差動信号対を出力し、前記第１のトランジスタにより増幅された第１の信号から前記第１の差動信号対と位相が９０度ずれている第３の差動信号対を生成して、前記第２の出力端子及び前記第４の出力端子から前記第３の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から前記第２の差動信号対と位相が９０度ずれている第４の差動信号対を生成して、前記第２の出力端子及び前記第４の出力端子から前記第４の差動信号対を出力するポリフェーズフィルタと、
それぞれの一端が前記ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続され、他端が電源と接続された第１の負荷から第４の負荷と、
それぞれが、前記ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続された第１の増幅器出力端子から第４の増幅器出力端子と
を備えた高周波増幅器。 - 前記第１の誘導素子は、前記第３のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有し、
前記第２の誘導素子は、前記第２のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有し、
前記第３の誘導素子は、前記第４のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有し、
前記第４の誘導素子は、前記第１のトランジスタの寄生容量を打ち消す誘導性リアクタンスを有していることを特徴とする請求項２記載の高周波増幅器。 - 前記第１のトランジスタから前記第４のトランジスタと前記ポリフェーズフィルタとの間のインピーダンスをそれぞれ整合する第１の整合回路から第４の整合回路を備えたことを特徴とする請求項２記載の高周波増幅器。
- 第１の信号を増幅する第１のトランジスタと、
前記第１の信号と差動の信号である第２の信号を増幅する第２のトランジスタと、
前記第１のトランジスタの出力端子と接続された第１の入力端子と、前記第２のトランジスタの出力端子と接続された第２の入力端子と、第１の出力端子と、第２の出力端子と、第３の出力端子と、第４の出力端子とを有しており、前記第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第１の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第２の差動信号対を出力するポリフェーズフィルタと、
それぞれが誘導素子により構成され、一端が前記ポリフェーズフィルタの第１の出力端子及び第３の出力端子のそれぞれと接続され、他端が電源と接続された複数の負荷と、
前記ポリフェーズフィルタの第１の出力端子及び第３の出力端子のそれぞれと接続された複数の増幅器出力端子と
を備えた高周波増幅器。 - 第１の信号を増幅する第１のトランジスタと、
前記第１の信号と差動の信号である第２の信号を増幅する第２のトランジスタと、
前記第１のトランジスタの出力端子と接続された第１の入力端子と、前記第２のトランジスタの出力端子と接続された第２の入力端子と、第１の出力端子と、第２の出力端子と、第３の出力端子と、第４の出力端子と、一端が前記第１の入力端子と接続され、他端が前記第１の出力端子と接続された第１の抵抗と、一端が前記第２の入力端子と接続され、他端が前記第３の出力端子と接続された第２の抵抗と、一端が前記第１の出力端子と接続された第１の誘導素子と、一端が前記第２の入力端子と接続され、他端が前記第２の出力端子と接続された第２の誘導素子と、一端が前記第１の誘導素子の他端と接続され、他端が前記第２の出力端子と接続された第３の抵抗と、一端が前記第３の出力端子と接続された第３の誘導素子と、一端が前記第３の誘導素子の他端と接続され、他端が前記第４の出力端子と接続された第４の抵抗と、一端が前記第１の入力端子と接続され、他端が前記第４の出力端子と接続された第４の誘導素子を有し、前記第１のトランジスタにより増幅された第１の信号から第１の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第１の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から第２の差動信号対を生成して、前記第１の出力端子及び前記第３の出力端子から前記第２の差動信号対を出力し、前記第１のトランジスタにより増幅された第１の信号から前記第１の差動信号対と位相が９０度ずれている第３の差動信号対を生成して、前記第２の出力端子及び前記第４の出力端子から前記第３の差動信号対を出力し、前記第２のトランジスタにより増幅された第２の信号から前記第２の差動信号対と位相が９０度ずれている第４の差動信号対を生成して、前記第２の出力端子及び第４の出力端子から前記第４の差動信号対を出力するポリフェーズフィルタと、
それぞれが前記第１の誘導素子から第４の誘導素子のそれぞれを兼ねた誘導素子により構成され、それぞれの一端が前記ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続され、他端が電源と接続された第１の負荷から第４の負荷と、
それぞれが、前記ポリフェーズフィルタの第１の出力端子から第４の出力端子のそれぞれと接続された第１の増幅器出力端子から第４の増幅器出力端子と
を備えた高周波増幅器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2017/022359 WO2018229977A1 (ja) | 2017-06-16 | 2017-06-16 | 高周波増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2018229977A1 JPWO2018229977A1 (ja) | 2019-11-14 |
| JP6690866B2 true JP6690866B2 (ja) | 2020-04-28 |
Family
ID=64660986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019524697A Active JP6690866B2 (ja) | 2017-06-16 | 2017-06-16 | 高周波増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20200067462A1 (ja) |
| EP (1) | EP3618273A4 (ja) |
| JP (1) | JP6690866B2 (ja) |
| WO (1) | WO2018229977A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11101782B1 (en) | 2019-07-16 | 2021-08-24 | Analog Devices International Unlimited Company | Polyphase filter (PPF) including RC-LR sections |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636085B2 (en) * | 2001-04-20 | 2003-10-21 | Nec Electronics Corporation | Phase shifter with an RC polyphase filter |
| JP2003008399A (ja) * | 2001-04-20 | 2003-01-10 | Nec Microsystems Ltd | 移相器 |
| US6909886B2 (en) * | 2002-08-30 | 2005-06-21 | Microtune ( Texas), L.P. | Current driven polyphase filters and method of operation |
| JP3811152B2 (ja) * | 2003-09-30 | 2006-08-16 | 株式会社東芝 | 演算増幅器並びにこれを用いたサンプルホールド回路及びフィルタ回路 |
| US7123070B2 (en) * | 2004-05-24 | 2006-10-17 | Industrial Technology Research Institute (Itri) | High frequency gain amplifier with phase compensation circuit |
| JP4446998B2 (ja) * | 2006-12-14 | 2010-04-07 | 株式会社半導体理工学研究センター | 全差動増幅器 |
| JP2012049882A (ja) * | 2010-08-27 | 2012-03-08 | Toshiba Corp | Ｉｑ信号発生回路 |
-
2017
- 2017-06-16 EP EP17913665.0A patent/EP3618273A4/en not_active Withdrawn
- 2017-06-16 US US16/609,886 patent/US20200067462A1/en not_active Abandoned
- 2017-06-16 JP JP2019524697A patent/JP6690866B2/ja active Active
- 2017-06-16 WO PCT/JP2017/022359 patent/WO2018229977A1/ja unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP3618273A1 (en) | 2020-03-04 |
| WO2018229977A1 (ja) | 2018-12-20 |
| EP3618273A4 (en) | 2020-04-15 |
| US20200067462A1 (en) | 2020-02-27 |
| JPWO2018229977A1 (ja) | 2019-11-14 |
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