JP2008092090A - 引き算回路および演算増幅器 - Google Patents

Abstract

【課題】オペアンプに適用できる回路あって、低電圧での駆動に有利な回路を提供する。
【解決手段】引き算回路５１では、CMOSインバータ５２₁の入力端子は、反転入力端子５３に接続され、CMOSインバータ５２₂の入力端子が、非反転入力端子５４に接続される。また、CMOSインバータ５２₁の出力端子は、CMOSインバータ５２₃の入力端子と、CMOSインバータ５２₄の出力端子とに接続され、CMOSインバータ５２₃の出力端子は、CMOSインバータ５２₅の入力端子に接続される。また、CMOSインバータ５２₅の入力端子と出力端子とが短絡されるとともに、CMOSインバータ５２₅の出力端子が、CMOSインバータ５２₂の出力端子と、CMOSインバータ５２₆の入力端子とに接続され、CMOSインバータ５２₆の出力端子が、CMOSインバータ５２₄の入力端子と、出力端子５５に接続される。
【選択図】図２

Description

本発明は、引き算回路および演算増幅器に関し、特に、低電圧での駆動に有利な引き算回路および演算増幅器に関する。

一般に、電子機器の制御などに用いられるＩＣ（Integrated Circuit）は、オペアンプ（演算増幅器）などの電子部品により構成されており、オペアンプは、BJT（Bipolar Junction Transistor）やMOS（Metal Oxide Semiconductor）などの半導体素子により構成される。オペアンプの回路構成は、オペアンプを構成する半導体素子がBJTまたはMOSのいずれであっても、ほぼ同一である。

図１は、MOSで構成される従来のオペアンプの一例の構成を示す回路図である（例えば、特許文献１参照）。

図１において、オペアンプ１１は、引き算回路１２、出力増幅回路１３、反転入力端子１４、非反転入力端子１５、および出力端子１６から構成される。

引き算回路１２は、PMOS（Positive Metal Oxide Semiconductor）21および22，NMOS（Negative Metal Oxide Semiconductor）23および24、並びに定電流源２５から構成される。

引き算回路１２では、PMOS２１のゲートが反転入力端子１４に接続され、PMOS２２のゲートが非反転入力端子１５に接続されている。また、PMOS２１のソースおよびPMOS２２のソースは、定電流源２５の一端に接続されており、定電流源２５の他端は、駆動電圧Ｅ₁を供給する図示しない電源に接続されている。

また、引き算回路１２では、PMOS２１のドレインとNMOS２３のドレインとが接続され、PMOS２２のドレインとNMOS２４のドレインとが接続されており、NMOS２３および２４のソースがそれぞれ接地されている。また、NMOS２３のゲートとNMOS２４のゲートとが接続されており、NMOS２３のゲートとNMOS２４のゲートとの接続点と、PMOS２１のドレインとNMOS２３のドレインとの接続点とが接続されている。また、PMOS２２のドレインとNMOS２４のドレインとの接続点が、出力増幅回路１３に接続されている。

出力増幅回路１３は、NMOS３１、コンデンサ３２、および定電流源３３から構成される。

出力増幅回路１３では、NMOS３１のゲートとコンデンサ３２の一端とが接続されており、NMOS３１のゲートとコンデンサ３２の一端との接続点が、引き算回路１２のPMOS２２のドレインとNMOS２４のドレインとの接続点に接続されている。また、NMOS３１のソースは接地されており、NMOS３１のドレインは、コンデンサ３２の他端と、定電流源３３の一端と、出力端子１６とに接続されている。定電流源３３の他端は、駆動電圧Ｅ₁を供給する図示しない電源に接続されている。

オペアンプ１１では、第１の入力電圧が反転入力端子１４に入力されるとともに、第２の入力電圧が非反転入力端子１５に入力され、第２の入力電圧から第１の入力電圧を減算した電圧が、引き算回路１２から出力増幅回路１３に供給される。そして、引き算回路１２から供給された電圧を出力増幅回路１３が増幅し、出力増幅回路１３により増幅された電圧が、出力電圧として出力端子１６から出力される。

このように構成されているオペアンプ１１は、一般にバートンアンプと呼ばれ、バイポーラプロセスやMOSプロセスにおいて一般的に使用されている。

ここで、定電流源２５も半導体素子により構成されており、オペアンプ１１の引き算回路１２は、３段の半導体素子が積み重ね（Stuck）られた構成となっている。即ち、引き算回路１２は、図１に示すように、定電流源２５に供給される駆動電圧Ｅ₁からグランドレベルまでの間に、定電流源２５、PMOS２１または２２、NMOS２３または２４が、直列的に接続された構成となっている。

従って、定電流源２５、PMOS２１または２２、NMOS２３または２４のそれぞれに供給される電圧は、駆動電圧Ｅ₁よりも低くなる。これにより、定電流源２５、PMOS２１または２２、NMOS２３または２４のそれぞれを駆動させるためには、定電流源２５、PMOS２１または２２、NMOS２３または２４のそれぞれの駆動に必要な電圧を足し合わせた電圧以上の電圧を、駆動電圧Ｅ₁とする必要がある。

このように、定電流源２５、PMOS２１または２２、NMOS２３または２４のそれぞれの駆動に必要な電圧を足し合わせた電圧以上の電圧を、駆動電圧Ｅ₁とする必要があるため、引き算回路１２、ひいてはオペアンプ１１は、低電圧での駆動には不向きであった。

特開平４−１８５００５

ところで、最近では、低電圧で駆動することができる電子機器が求められている。しかしながら、上述したように、従来の引き算回路およびオペアンプは、低電圧での駆動には不向きであった。

本発明は、このような状況に鑑みてなされたものであり、低電圧での駆動に有利な回路を提供することができるようにするものである。

本発明の第１の側面の引き算回路は、第１の入力電圧と第２の入力電圧との差となる出力電圧を出力する引き算回路であって、入力端子に入力された電圧を反転して、出力端子から出力する第１乃至第６の半導体素子を備え、前記第１の半導体素子の入力端子が、前記第１の入力電圧が入力される第１の端子に接続され、前記第２の半導体素子の入力端子が、前記第２の入力電圧が入力される第２の端子に接続され、前記第１の半導体素子の出力端子が、前記第３の半導体素子の入力端子と、前記第４の半導体素子の出力端子とに接続され、前記第３の半導体素子の出力端子が、前記第５の半導体素子の入力端子に接続され、前記第５の半導体素子の入力端子と出力端子とが短絡されるとともに、前記第５の半導体素子の出力端子が、前記第２の半導体素子の出力端子と、前記第６の半導体素子の入力端子とに接続され、前記第６の半導体素子の出力端子が、前記第４の半導体素子の入力端子と、前記出力電圧が出力される第３の端子に接続されている。

本発明の第１の側面においては、第１の半導体素子に第１の入力電圧が入力され、第２の半導体素子に第２の入力電圧が入力される。第１の半導体素子からの出力と、第４の半導体素子からの出力とが第３の半導体素子に入力され、第３の半導体素子の出力が、第５の半導体素子に入力される。第５の半導体素子は、その入力端子と出力端子とが短絡されている。第６の半導体素子には、第２の半導体素子の出力と、第３の半導体素子の出力と、第５の半導体素子の出力とが入力され、第６の半導体素子の出力が、第４の半導体素子に入力されるとともに、出力電圧として出力される。

本発明の第２の側面の演算増幅器は、第１の入力電圧と第２の入力電圧との差となる出力電圧を出力する引き算回路と、前記引き算回路からの出力電圧を増幅して出力する増幅回路とを備え、前記引き算回路は、入力端子に入力された電圧を反転して、出力端子から出力する第１乃至第６の半導体素子を有し、前記第１の半導体素子の入力端子が、前記第１の入力電圧が入力される第１の端子に接続され、前記第２の半導体素子の入力端子が、前記第２の入力電圧が入力される第２の端子に接続され、前記第１の半導体素子の出力端子が、前記第３の半導体素子の入力端子と、前記第４の半導体素子の出力端子とに接続され、前記第３の半導体素子の出力端子が、前記第５の半導体素子の入力端子に接続され、前記第５の半導体素子の入力端子と出力端子とが短絡されるとともに、前記第５の半導体素子の出力端子が、前記第２の半導体素子の出力端子と、前記第６の半導体素子の入力端子とに接続され、前記第６の半導体素子の出力端子が、前記第４の半導体素子の入力端子と、前記出力電圧が出力される第３の端子に接続され、前記第３の端子が、前記増幅回路の入力端子に接続されている。

本発明の第２の側面においては、第１の半導体素子に第１の入力電圧が入力され、第２の半導体素子に第２の入力電圧が入力される。第１の半導体素子からの出力と、第４の半導体素子からの出力とが第３の半導体素子に入力され、第３の半導体素子の出力が、第５の半導体素子に入力される。第５の半導体素子は、その入力端子と出力端子とが短絡されている。第６の半導体素子には、第２の半導体素子の出力と、第３の半導体素子の出力と、第５の半導体素子の出力とが入力され、第６の半導体素子の出力が、第４の半導体素子に入力されるとともに、増幅回路に入力され、増幅回路により増幅されて出力される。

本発明の第１または第２の側面によれば、低電圧での駆動に有利な回路を提供することができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の第１の側面の引き算回路は、第１の入力電圧と第２の入力電圧との差となる出力電圧を出力する引き算回路であって、
入力端子に入力された電圧を反転して、出力端子から出力する第１乃至第６の半導体素子（例えば、図２のCMOSインバータ５２₁乃至５２₆）を備え、
前記第１の半導体素子の入力端子が、前記第１の入力電圧が入力される第１の端子に接続され、
前記第２の半導体素子の入力端子が、前記第２の入力電圧が入力される第２の端子に接続され、
前記第１の半導体素子の出力端子が、前記第３の半導体素子の入力端子と、前記第４の半導体素子の出力端子とに接続され、
前記第３の半導体素子の出力端子が、前記第５の半導体素子の入力端子に接続され、
前記第５の半導体素子の入力端子と出力端子とが短絡されるとともに、前記第５の半導体素子の出力端子が、前記第２の半導体素子の出力端子と、前記第６の半導体素子の入力端子とに接続され、
前記第６の半導体素子の出力端子が、前記第４の半導体素子の入力端子と、前記出力電圧が出力される第３の端子に接続されている。

また、本発明の第１の側面の引き算回路は、前記第１の半導体素子の出力端子と、前記第４の半導体素子の出力端子との接続点に入力端子が接続され、前記第３の半導体素子の入力端子に出力端子が接続される第７の半導体素子（例えば、図４のCMOSインバータ５２₇）をさらに備えることができる。

本発明の第２の側面の演算増幅器は、
第１の入力電圧と第２の入力電圧との差となる出力電圧を出力する引き算回路（例えば、図６の引き算回路５１’）と、
前記引き算回路からの出力電圧を増幅して出力する増幅回路（例えば、図６の増幅回路７２）と
を備え、
前記引き算回路は、入力端子に入力された電圧を反転して、出力端子から出力する第１乃至第６の半導体素子（例えば、図２のCMOSインバータ５２₁乃至５２₆）を有し、
前記第１の半導体素子の入力端子が、前記第１の入力電圧が入力される第１の端子に接続され、
前記第２の半導体素子の入力端子が、前記第２の入力電圧が入力される第２の端子に接続され、
前記第１の半導体素子の出力端子が、前記第３の半導体素子の入力端子と、前記第４の半導体素子の出力端子とに接続され、
前記第３の半導体素子の出力端子が、前記第５の半導体素子の入力端子に接続され、
前記第５の半導体素子の入力端子と出力端子とが短絡されるとともに、前記第５の半導体素子の出力端子が、前記第２の半導体素子の出力端子と、前記第６の半導体素子の入力端子とに接続され、
前記第６の半導体素子の出力端子が、前記第４の半導体素子の入力端子と、前記出力電圧が出力される第３の端子に接続され、
前記第３の端子が、前記増幅回路の入力端子に接続されている。

また、本発明の第２の側面の演算増幅器は、前記引き算回路は、前記第１の半導体素子の出力端子と、前記第４の半導体素子の出力端子との接続点に入力端子が接続され、前記第３の半導体素子の入力端子に出力端子が接続される第７の半導体素子（例えば、図４のCMOSインバータ５２₇）をさらに有することができる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図２は、本発明を適用した引き算回路の一実施の形態の構成例を示す回路図である。

図２において、引き算回路５１は、CMOSインバータ５２₁乃至５２₆、反転入力端子５３、非反転入力端子５４、および出力端子５５から構成される。

CMOSインバータ５２₁乃至５２₆は、それぞれの入力端子に入力された電圧を反転し、それぞれの出力端子から出力する。

CMOSインバータ５２₁の入力端子は、反転入力端子５３に接続されており、CMOSインバータ５２₂の入力端子は、非反転入力端子５４に接続されている。

CMOSインバータ５２₁の出力端子は、CMOSインバータ５２₃の入力端子、およびCMOSインバータ５２₄の出力端子に接続されている。ここで、CMOSインバータ５２₁の出力端子と、CMOSインバータ５２₃の入力端子およびCMOSインバータ５２₄の出力端子との接続点を、以下、適宜、接続点ｅと称する。

CMOSインバータ５２₃の出力端子は、CMOSインバータ５２₅の入力端子に接続されている。CMOSインバータ５２₅の出力端子と入力端子とは短絡されているとともに、CMOSインバータ５２₅の出力端子は、CMOSインバータ５２₆の入力端子、およびCMOSインバータ５２₂の出力端子に接続されている。

CMOSインバータ５２₆の出力端子は、出力端子５５、およびCMOSインバータ５２₄の入力端子に接続されている。

ここで、CMOSインバータ５２₁乃至５２₆の回路構成は、いずれも同一であり、以下、CMOSインバータ５２₁乃至５２₆のそれぞれを個々に区別する必要がない場合、CMOSインバータ５２と称する。

次に、図３は、CMOSインバータ５２の構成例を示す回路図である。

CMOSインバータ５２は、PMOS６１およびNMOS６２から構成される。

CMOSインバータ５２の入力端子には、PMOS６１のゲートとNMOS６２のゲートとが接続されており、PMOS６１のソースは、駆動電圧Ｅ₂を供給する図示しない電源に接続され、NMOS６２のソースは、接地される。また、PMOS６１のドレインとNMOS６２のドレインとが、CMOSインバータ５２の出力端子に接続されている。

また、CMOSインバータ５２は、入力端子に入力される電圧に応じ、出力端子から出力される電流を制御するので、CMOSインバータ５２の入力端子に供給される電圧をＶとし、CMOSインバータ５２の出力端子から出力される（図３に示されている矢印の方向に流れる）電流をIとすると、電圧Ｖと電流Ｉとは、次式に示す関係を有する。

・・・（１）

ここで、コンダクタンスｇ_mは、CMOSインバータ５２が、電圧Ｖに応じて電流Iを制御する能力（即ち、電圧-電流変換能力）を示す値である。

また、上述したように、CMOSインバータ５２₁乃至５２₆の回路構成は、いずれも同一であり、CMOSインバータ５２₁乃至５２₆のそれぞれのコンダクタンスｇ_mは、いずれも同一の値とする。

次に、図２に示す引き算回路５１において、反転入力端子５３に入力される電圧Ｖin₁、非反転入力端子５４に入力される電圧Ｖin₂、および出力端子５５から出力される電圧Ｖoutについて説明する。

CMOSインバータ５２₁の入力端子には、反転入力端子５３から電圧Ｖin₁が入力され、上述した式（１）より、CMOSインバータ５２₁の出力端子から出力される電流ｉ₁は、式（２）で表される。

・・・（２）

また、CMOSインバータ５２₄の入力端子には、出力端子５５から出力される電圧Ｖoutと等しい電圧が入力される。従って、上述した式（１）より、CMOSインバータ５２₄の出力端子から出力される電流ｉ_oは、式（３）で表される。

・・・（３）

ところで、CMOSインバータ５２は、入力端子に入力される電圧に応じた電流を出力端子から出力する定電流源と、一端が出力端子に接続され、他端が接地されている抵抗（以下、適宜、ドレイン抵抗という）からなる等価回路として考えることができ、接続点ｅは、CMOSインバータ５２₁の出力端子に接続されているとみなされるドレイン抵抗と、CMOSインバータ５２₄の出力端子に接続されているとみなされるドレイン抵抗とが並列に接続された回路を介して、接地されているとみなすことができる。従って、CMOSインバータ５２₁乃至５２₆のドレイン抵抗の抵抗値をＲｄとすると、接続点ｅは抵抗値Ｒｅ（Ｒｅ＝Ｒｄ／２）の抵抗を介して接地されているとみなすことができる。

また、CMOSインバータの入力インピーダンスは非常に高いものであり、接続点ｅに接続されているCMOSインバータ５２₃の入力端子には電流が流れ込むことはないものとすると、CMOSインバータ５２₁の出力端子から出力される電流ｉ₁、およびCMOSインバータ５２₄の出力端子から出力される電流ｉ_oは、接続点ｅに接続されているとみなされる抵抗値Ｒｅの抵抗を介して、グランドレベルに流れるとみなすことができる。このことより、接続点ｅの電圧値Ｖｅは、式（４）で表される。

・・・（４）

式（４）は、式（２）および式（３）より、次式のように変形することができる。

・・・（５）

一方、出力端子５５から出力される電圧Ｖoutは、CMOSインバータ５２₂乃至５２₆の回路構成に基づいて、式（６）で求めることができる。

・・・（６）

式（６）を変形することにより、接続点ｅの電圧Ｖｅは、次式で求めることができる。

・・・（７）

ここで、式（５）と式（７）は、どちらもＶｅを表す式であるので、式（５）と式（７）より、式（８）が得られる。

・・・（８）

式（８）を変形することにより、式（９）を導くことができる。

・・・（９）

式（９）から、出力端子５５から出力される電圧Ｖoutは、次式で求めることができる。

・・・（１０）

ここで、ドレイン抵抗の抵抗値Ｒｄは、一般に、数百ｋΩから数十ＭΩであり、ｇ_m・Ｒｅ・ｇ_m・Ｒｄは、１に比べて非常に大きな値となるので、式（１０）中の１／（ｇ_m・Ｒｅ・ｇ_m・Ｒｄ）は、０と近似することができる。従って、式（１０）は、次式のように近似することができる。

・・・（１１）

式（１１）に示すように、引き算回路５１の出力端子５５から出力される電圧Ｖoutは、反転入力端子５３に入力される電圧Ｖin₁と、非反転入力端子５４に入力される電圧Ｖin₂をｇ_m・Ｒｅで割った値との差となる。

ところで、抵抗値Ｒｅは、上述したように、接続点ｅとグランドレベルとの間にあるとみなされる抵抗の抵抗値である。ここで、例えば、接続点ｅとグランドレベルとの間に新たに抵抗を設け、接続点ｅとグランドレベルとの間にあるとみなされる抵抗の抵抗値を、１／ｇ_mとすることができれば、式（１１）より、出力端子５５から出力される電圧Ｖoutは、Ｖout≒−Ｖin₁＋Ｖin₂の関係を有することになる。

即ち、式（１１）中の抵抗値Ｒｅが、１／ｇ_mになるように構成された引き算回路においては、出力端子５５から出力される電圧Ｖoutは、反転入力端子５３に入力される電圧Ｖin₁と、非反転入力端子５４に入力される電圧Ｖin₂との差となる。

次に、図４は、引き算回路の他の実施の形態の構成例を示す回路図である。

図４において、引き算回路５１’は、CMOSインバータ５２₁乃至５２₇、反転入力端子５３、非反転入力端子５４、および出力端子５５から構成される。なお、図４では、図２の引き算回路５１と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

即ち、図４の引き算回路５１'は、CMOSインバータ５２₁乃至５２₆、反転入力端子５３、非反転入力端子５４、および出力端子５５を備える点で、図２の引き算回路５１と共通する。但し、引き算回路５１'においては、接続点ｅとCMOSインバータ５２₃との間にCMOSインバータ５２₇が設けられている点で、図２の引き算回路５１と異なっている。

図４に示すように、引き算回路５１'では、CMOSインバータ５２₇の出力端子と入力端子とは短絡されるとともに、CMOSインバータ５２₇の入力端子が、接続点ｅに接続され、CMOSインバータ５２₇の出力端子が、CMOSインバータ５２₃の入力端子に接続されている。

このように、出力端子と入力端子が短絡されたCMOSインバータ５２₇は、抵抗的な働きをする。即ち、図５に示すように、コンダクタンスｇ_mのCMOSインバータ５２₇は、抵抗値がコンダクタンスｇ_mの逆数となり、一端が接続点ｅに接続され他端が接地された抵抗６３と同じ働きをする。

従って、引き算回路５１'では、CMOSインバータ５２₇によって、接続点ｅが、抵抗値Ｒｅの抵抗と、抵抗値１／ｇ_mの抵抗とが並列に接続された回路を介して、接地されているとみなすことができる。

ここで、CMOSインバータ５２₇により接続点ｅに接続されているとみなされる抵抗の抵抗値１／ｇ_mは、一般的に、CMOSインバータ５２のドレイン抵抗の抵抗値Ｒｄ、ひいては、CMOSインバータ５２₁および５２₄により接続点ｅに接続されているとみなされる抵抗の抵抗値Ｒｅよりも非常に小さな値である。従って、接続点ｅは、抵抗値１／ｇ_mの抵抗のみを介して、接地されているとみなすことができる。

このように、接続点ｅが、抵抗値１／ｇ_mの抵抗のみを介して、接地されているとみなすことができることにより、引き算回路５１’の出力端子５５から出力される電圧Ｖoutは、図２の引き算回路５１から出力される電圧Ｖoutを表す式（１１）において、接続点ｅとグランドレベルとの間にあるとみなされる抵抗の抵抗値Ｒｅは、抵抗値１／ｇ_mに置き換えることができる。従って、引き算回路５１’の出力端子５５から出力される電圧Ｖoutは、式（１１）より、Ｖout≒−Ｖin₁＋Ｖin₂の関係を有する。

以上のように、引き算回路５１'は、反転入力端子５３に入力される電圧Ｖin₁と、非反転入力端子５４に入力される電圧Ｖin₂との差となる電圧Ｖoutを、出力端子５５から出力することができる。

また、引き算回路５１'は、複数のCMOSインバータ５２のみにより構成されているので、その入力ダイナミックレンジを、それぞれのCMOSインバータ５２に供給される駆動電圧Ｅ₂（図３）とほぼ等しい電圧まで振ることができるとともに、その出力ダイナミックレンジも、駆動電圧Ｅ₂とほぼ等しい電圧まで振ることができる。

ここで、従来の引き算回路では、入力ダイナミックレンジまたは出力ダイナミックレンジを駆動電圧まで振ることができなかった。従って、引き算回路５１'の駆動電圧Ｅ₂が、従来の引き算回路の駆動電圧と同一であるとすると、引き算回路５１'は、従来の引き算回路よりも、入力ダイナミックレンジまたは出力ダイナミックレンジが広くなる。

また、一般的に、引き算回路では、入力ダイナミックレンジまたは出力ダイナミックレンジが広くなると、歪特性が向上するので、引き算回路５１'では、その歪特性を、従来の引き算回路の歪特性よりも向上させることができる。または、引き算回路５１'は、その駆動電圧Ｅ₂を、従来の引き算回路の駆動電圧よりも低くしても、従来の引き算回路の歪特性と同等の歪特性を得ることができる。

また、図１を参照して説明したように、３段の半導体素子が積み重ねられて構成された引き算回路１２は、低電圧での駆動には不利であった。これに対し、引き算回路５１'は、一対のPMOS６１とNMOS６２から構成されるCMOSインバータ５２のみにより構成されるので、３段の半導体素子が積み重ねられて構成された引き算回路１２よりも、低電圧での駆動に有利となる。

なお、図２の引き算回路５１も、引き算回路５１'と同様に、複数のCMOSインバータ５２のみにより構成されているので、歪特性、および低電圧での駆動の点で、従来の引き算回路よりも有利となる。

次に、図６は、本発明を適用したオペアンプの一実施の形態の構成例を示す回路図である。

図６の上側には、引き算回路５１'の後段に増幅回路７２が接続されて構成されたオペアンプ７１が示されている。図６の上側に示されているオペアンプ７１は、図６の下側に示されているようなオペアンプの記号で表すことができる。

即ち、反転入力端子に電圧Ｖin₁’が入力され、非反転入力端子に電圧Ｖin₂’が入力されると、引き算回路５１'は、電圧Ｖin₁’と電圧Ｖin₂’との差となる電圧を出力して、増幅回路７２の入力端子に入力し、増幅回路７２は、入力端子に入力された電圧を、所定の増幅率（オープン・ループ・ゲイン）Ｇで反転して増幅し、反転して増幅した電圧Ｖout’を出力端子から出力する。

また、増幅回路７２は、１個のCMOSで構成することができ、増幅回路７２は、消費電流や雑音指数などの性能が許す限り、増幅率Ｇを大きくすることができる。

ここで、増幅回路７２の増幅率Ｇは、増幅回路７２を構成するCMOSのコンダクタンスがｇ_mであり、ドレイン抵抗の抵抗値がＲｄであるとすると、Ｇ＝ｇ_m・Ｒｄとなる。従って、オペアンプ７１の出力端子から出力される電圧Ｖout’は、次の式で表される。

・・・（１２）

以上のように、オペアンプ７１は、複数のCMOSインバータ５２のみにより構成された引き算回路５１’と、１個のCMOSで構成された増幅回路７２から構成される。上述したように、引き算回路５１’は、従来の引き算回路よりも、入力ダイナミックレンジおよび出力ダイナミックレンジが広くなるので、オペアンプ７１も、従来のオペアンプよりも、入力ダイナミックレンジおよび出力ダイナミックレンジが広くなる。

また、上述したように、引き算回路５１'は、従来の引き算回路よりも、低電圧での駆動に有利となるので、オペアンプ７１も、従来のオペアンプよりも低電圧での駆動に有利となる。即ち、従来のオペアンプでは正常に駆動することができないような低い駆動電圧でも、オペアンプ７１は、正常に駆動することができる。

さらに、CMOSは、低消費電力な半導体素子であるので、CMOSのみで構成されるオペアンプ７１は、従来のオペアンプよりも低消費電力となる。

また、従来のオペアンプでは、ノイズ・フィギュア（noise figure）（雑音指数）を良くするためには、例えば、引き算回路を構成するトランジスタのサイズを大きくしたり、トランジスタのバイアス電流を大きくしなければならず、トランジスタのサイズを大きくすることにより周波数特性が悪化したり、トランジスタのバイアス電流を大きくすることにより、消費電力が増加することがあった。

これに対し、オペアンプ７１では、引き算回路５１'を構成するCMOSインバータ５２のコンダクタンスｇ_mを大きくとることで、ノイズ・フィギュアを低く抑えられることができるので、小型な回路構成で、良好なノイズ・フィギュアを得ることができる。なお、CMOSインバータ５２のコンダクタンスｇ_mは、CMOSインバータ５２を構成するPMOS６１（図３）のコンダクタンスとNMOS６２（図３）のコンダクタンスを足し合わせた値となる。また、消費電流を増加させることなく、良好なノイズ・フィギュアを得ることができる。

そして、オペアンプ７１がCMOSのみで構成されることにより、オペアンプ７１の製作は、full-CMOSプロセスとすることが可能となり、デジタル回路とアナログ回路とが混在したチップの製作を、CMOSプロセスのみで、容易に行うことができる。さらに、オペアンプ７１がCMOSのみで構成されることにより、フィルタやアンプなどのアナログ回路に必要な全てのＩＣを、CMOSを基本構成要素として実現することができる。

また、引き算回路５１'では、反転入力端子５３または非反転入力端子５４に入力された電圧は、CMOSインバータ５２₁または５２₂に入力され、コンダクタンスｇ_mに応じた電流に変換されている。つまり、引き算回路５１'に入力された電圧（信号）は、非常に高い入力インピーダンスにより受け止められるために、その前段からの電圧に対して負荷的に軽いもの、あるいはドライブしやすいものとなる。このことは、引き算回路５１'により構成されるオペアンプ７１は、その前段の回路との接続が容易であることを示している。

例えば、仮に、ある前段の回路に続く後段の回路の入力インピーダンスが低い場合は、電圧（信号）のロスを防ぐためには、前段の回路と後段の回路との間に入力インピーダンスの高いバッファ（Buffer）を挿入する必要があった。このように、回路素子の数が増大することで、消費電流の増大を招くとともに、ノイズ・フィギュアなどの性能が悪化していた。従って、非常に高い入力インピーダンスを有するオペアンプ７１は、その前段の回路との接続において、バッファなどを挿入する必要がなく、回路を構成する上で、消費電流やノイズ・フィギュアなどの性能の点で、有利なものとなる。

なお、図６には、反転入力端子と非反転入力端子とに入力される電圧の差を反転して増幅して出力するオペアンプ７１が示されているが、例えば、反転入力端子と非反転入力端子とに入力される電圧の差を反転せずに増幅して出力するように、オペアンプを構成することができる。即ち、図７は、図６の増幅回路７２に代えて、入力される電圧を反転せずに増幅する増幅回路７２’を用いて構成されるオペアンプ７１’の構成例を示す回路図である。

また、オペアンプ７１または７１’は、引き算回路５１’により構成されているが、引き算回路５１’の代わりに引き算回路５１を用いて構成してもよい。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

従来のオペアンプの一例の構成を示す回路図である。 本発明を適用した引き算回路の一実施の形態の構成例を示す回路図である。 CMOSインバータ５２の構成例を示す回路図である。 引き算回路の他の実施の形態の構成例を示す回路図である。 抵抗的な働きをするCMOSインバータ５２₇を説明する図である。 本発明を適用したオペアンプの一実施の形態の構成例を示す回路図である。 オペアンプの他の実施の形態の構成例を示す回路図である。

符号の説明

５１および５１’ 引き算回路， ５２₁乃至５２₇ CMOSインバータ， ５３ 反転入力端子， ５４ 非反転入力端子， ５５ 出力端子， ６１ PMOS， ６２ NMOS， ６３ 抵抗， ７１ オペアンプ， ７２ 増幅回路

Claims (6)

1. 第１の入力電圧と第２の入力電圧との差となる出力電圧を出力する引き算回路において、
   入力端子に入力された電圧を反転して、出力端子から出力する第１乃至第６の半導体素子を備え、
   前記第１の半導体素子の入力端子が、前記第１の入力電圧が入力される第１の端子に接続され、
   前記第２の半導体素子の入力端子が、前記第２の入力電圧が入力される第２の端子に接続され、
   前記第１の半導体素子の出力端子が、前記第３の半導体素子の入力端子と、前記第４の半導体素子の出力端子とに接続され、
   前記第３の半導体素子の出力端子が、前記第５の半導体素子の入力端子に接続され、
   前記第５の半導体素子の入力端子と出力端子とが短絡されるとともに、前記第５の半導体素子の出力端子が、前記第２の半導体素子の出力端子と、前記第６の半導体素子の入力端子とに接続され、
   前記第６の半導体素子の出力端子が、前記第４の半導体素子の入力端子と、前記出力電圧が出力される第３の端子に接続されている
   引き算回路。
2. 前記第１の半導体素子の出力端子と、前記第４の半導体素子の出力端子との接続点に入力端子が接続され、前記第３の半導体素子の入力端子に出力端子が接続される第７の半導体素子を
   さらに備える請求項１に記載の引き算回路。
3. 前記第１乃至第６の半導体素子が、一対のPMOS（Positive Metal Oxide Semiconductor）とNMOS（Negative Metal Oxide Semiconductor）とから構成されるCMOS（Complementary Metal Oxide Semiconductor）である
   請求項１に記載の引き算回路。
4. 第１の入力電圧と第２の入力電圧との差となる出力電圧を出力する引き算回路と、
   前記引き算回路からの出力電圧を増幅して出力する増幅回路と
   を備え、
   前記引き算回路は、入力端子に入力された電圧を反転して、出力端子から出力する第１乃至第６の半導体素子を有し、
   前記第１の半導体素子の入力端子が、前記第１の入力電圧が入力される第１の端子に接続され、
   前記第２の半導体素子の入力端子が、前記第２の入力電圧が入力される第２の端子に接続され、
   前記第１の半導体素子の出力端子が、前記第３の半導体素子の入力端子と、前記第４の半導体素子の出力端子とに接続され、
   前記第３の半導体素子の出力端子が、前記第５の半導体素子の入力端子に接続され、
   前記第５の半導体素子の入力端子と出力端子とが短絡されるとともに、前記第５の半導体素子の出力端子が、前記第２の半導体素子の出力端子と、前記第６の半導体素子の入力端子とに接続され、
   前記第６の半導体素子の出力端子が、前記第４の半導体素子の入力端子と、前記出力電圧が出力される第３の端子に接続され、
   前記第３の端子が、前記増幅回路の入力端子に接続されている
   演算増幅器。
5. 前記引き算回路は、前記第１の半導体素子の出力端子と、前記第４の半導体素子の出力端子との接続点に入力端子が接続され、前記第３の半導体素子の入力端子に出力端子が接続される第７の半導体素子をさらに有する
   請求項４に記載の演算増幅器。
6. 前記第１乃至第６の半導体素子、および前記増幅回路が、一対のPMOS（Positive Metal Oxide Semiconductor）とNMOS（Negative Metal Oxide Semiconductor）とから構成されるCMOS（Complementary Metal Oxide Semiconductor）である
   請求項４に記載の演算増幅器。

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