WO2007004432A1 - 電流変換方法、トランスコンダクタンスアンプおよびこれを用いたフィルタ回路 - Google Patents

電流変換方法、トランスコンダクタンスアンプおよびこれを用いたフィルタ回路 Download PDF

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Hiroyuki Okada
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Definitions

  • the present invention relates to a transconductance amplifier and a voltage-current conversion method effective for a wireless low-pass filter circuit.
  • wireless systems have been used as information transmission means between devices in personal computer peripherals such as portable electronic devices and home appliances.
  • wireless systems used in these electronic devices are manufactured with semiconductor integrated circuits in order to reduce the size and weight and reduce the price.
  • a radio system requires a filter having a steep cutoff frequency in order to separate specific frequency components.
  • OTA Operational Transconductance Amplifier
  • Gm-C filter composed of valleys
  • FIG. 1 is a diagram showing a basic configuration of a transconductance amplifier (hereinafter referred to as OTA: Operational Transconductance Amplifier).
  • OTA Operational Transconductance Amplifier
  • the OTA outputs currents G V / 2, -G V / 2 proportional to the input voltage input V.
  • Proportional coefficient G is a parameter called transconductance.
  • the applied OTA has a configuration in which mutual conductance can be controlled by an external signal.
  • FIG. 2 shows an OTA in which the mutual conductance G is controlled.
  • the current sources 404, 405, 406, and 407 pass the same current value, respectively. Further, the resistance value of the variable resistance element 403 connected to the sources of the input transistors 401 and 402 changes in accordance with the mutual conductance control signal 408 given from the outside.
  • FIG. 3 shows Non-Patent Document 2 (Mohodyen, “Nonlinear Effects in Sued Diff Allen-Chanoles Oates with CFM”, Eye Triplex Transactions on Circuits and Systems, 50 ⁇ , No. 10, October 2003, 76 2—769 (Ahmed Nader Mohieldin, “Nonlinear Effects in Pseudo Differential OTAs With CMFB”, IEEE Transactions on Circuits and Systems, Vol. 50, No. 10, October 2003, pp. 762-769)
  • FIG. 3a is a circuit diagram
  • FIG. 3b is an equivalent circuit diagram of an output stage.
  • p-mos transistors M 1, M 2, M 3, and M 2 are commonly supplied N-mos transistor M, M, M, M source is connected to ground in common
  • n mos transistors
  • M, M, M, and M are connected to the drains of the p-mos transistor M,
  • the gate of M is connected to the drain of p-mos transistor M, and the p-mos transistor
  • M M's gate is connected to the drain of p-mos transistor M, current mirror circuit
  • n—MOS gates M and M are connected in common.
  • n-mos transistors M and M are connected in common and gate signals V and V
  • the output current I is obtained from the drains of the transistors M and M.
  • the output current I is obtained from the drains of the stars M and M.
  • the transistors M and M are input transistors.
  • transistors M and M convert the common-mode component of the signal
  • the current mirror circuit composed of the transistors M and M and the transistors M and M
  • a current proportional to the minute is supplied to the transistors M and M.
  • the current flowing through the current source is the in-phase component of the signal generated by the transistors M and M.
  • a current value of 1Z2 in proportion to the current flows.
  • the drain current I of the MOSFET is
  • I be the drain current of a transistor in which V is added to the gate-source voltage.
  • the drain current of a transistor in which V is added to the voltage between the transistors is I, and the size of each transistor is a 2
  • I -I k (V -2V) (V— V)
  • the difference ⁇ ⁇ of the current flowing through the two types of transistors is It becomes a value proportional to the difference between the gate signals V and V input to the gate and acts as OTA and ab
  • Transistors M and M with a signal V applied between the gate and source have a drain current I force G a 1A 01A 1 Transistors M and M with a signal V applied between the gate and source have a drain current I b IB 01B 2 Flowing.
  • the drain currents I and I of M and M are composed of M and M and M and M.
  • Transistor M and M drains are mirrored by the current mirror circuit
  • FIG. 4 is a functional block diagram of the pseudo-differential input type OTA shown in FIG.
  • the first voltage-current conversion element 1701 and the third voltage-current conversion element 1703 correspond to the transistors M and M, and the second voltage-current conversion element constituting the common-mode current generation unit 1705.
  • the conversion element 1702 and the fourth voltage-current conversion element 1704 correspond to the transistors M 1 and M 2.
  • Current mirror circuit 1706 corresponds to transistors M and M and transistors M and M.
  • the circuit reverses the polarity of the current with respect to the input current and outputs a current proportional to the input current.
  • the output impedance of the OTA is ideally infinite. For this reason, in the circuits shown in FIGS. 1 to 3, the output DC bias is swung to the power supply side or the ground side, and the signal cannot be extracted. Therefore, a CMFB (Common Mode Feed Back) circuit for setting the output DC bias is known (see Non-Patent Document 2).
  • CMFB Common Mode Feed Back
  • FIG. 5 is a diagram showing the configuration of the CMFB circuit
  • Fig. 5a is a block diagram conceptually showing the configuration of the CMFB circuit
  • Fig. 5b is a circuit diagram showing a specific configuration
  • Fig. 5c is the use of the CMFB circuit.
  • the common-mode bias detection circuit 703 that constitutes the CMFB circuit 702 inputs the outputs V + and V-of the OTA701, and this
  • the OTA 701 receives a reference signal 705 in addition to the output bias control signal 704 as a control signal.
  • the OTA 701 compares the output bias control signal 704 with the reference signal 705, and the output bias control signal 704 is The output is controlled to be biased.
  • the CMFB circuit may indicate an in-phase noise detection circuit provided outside the OTA as shown in Fig. 5a, but in addition to the in-phase bias detection circuit, an output bias control signal and a reference signal are provided. In some cases, OTA internal circuits that perform input, comparison, and feedback are included.
  • the conventional example includes n-mos transistors M ′, M, M, M, M,
  • Transistors M, M, M, M, M, M are supported and their corresponding transistors
  • the star has a common drain and is provided between the power supply and ground to form an OTA.
  • p mos transistors M and M
  • n mos transistors M and M form an input differential pair
  • V + and V- are supplied to the gates of p-mos transistors M and M
  • the drains of the transistors M and M are connected to the gates of the transistors M, M and M,
  • M, M, M, and M constitute the output stage of the OTA.
  • Transistors M 1, M 2, M 3, M 4, and 5 constitute a CMFB circuit and are connected to the gate.
  • the source of the transistor M, to which the reference signal V is supplied, is grounded and the drain is the transistor.
  • the reference signal V is supplied to the gate.
  • the source of transistor M is grounded and the drain is connected to the drain of transistors M and M.
  • the source of transistor M whose gate is node V (next stage), is the power supply
  • the drains are connected to the drains of the transistors M 1 and M 2. No gate
  • the source of transistor M which is the node V (next stage), is connected to the power supply, and the drain is a transistor.
  • the circuit composed of transistors M 1, M 2, M 3, and M 4 is a transistor
  • circuit diagram it is a circuit corresponding to a circuit that generates V and V.
  • Figure 3a a b Other shown in Figure 3a a b
  • Transistors M,, M M, M which have no transistors, form part of the CMFB circuit
  • IN IN 1A IB 03A 03B V and V are generated at the gate, converted to voltage and current, and the differential component is removed at node V (previous stage) a b X
  • node V (next stage) of OTA1.
  • node V (next stage) of OTA1.
  • the common mode bias component of the output signal of OTA1 appears in the previous stage. By returning this common-mode bias component to node V (next stage) of OTA1, negative feedback is applied to the output common-mode bias of OTA1.
  • the reference signal V is supplied to the gates of the transistors M 1 and M 2.
  • the common-mode bias of outputs V + and v- is set to a predetermined bias.
  • Non-Patent Document 1 Bran 'Nauta, "Analog Simoth Filters for Very High Fretaency", Krua Academic Publications, 1993, pp. 87-88
  • Non-Patent Document 2 Mohedin, “Nonlinear Effects in Sudden Differential OTS with CFM”, iTripley Transactions on Circuit and Systems, 50 ⁇ , 10, 2003, 762—769 M (Ahmed Nader Mohieldin, (NonlinearEffects in Pseudo Differential OTAs With and MFB ", IEEE Transactions on and ireuits and Systems, Vol. 50, No. 10, October 2003, pp. 762-769)
  • the transistor M, M which inputs the signal indicating the in-phase bias component of the OTA force provided in the next stage when connected, and the transistors M, M, which input the reference signal are installed. You can For this reason, four transistors are connected to the output node, and the output capacitance of each transistor is connected in parallel. As a result, the output impedance of the OTA decreases and the characteristics of the OTA deteriorate.
  • the present invention has been made in view of the problems of the conventional techniques as described above, and is a transconductance amplifier capable of reducing in-phase components of a signal appearing at an output and obtaining a sufficient amplitude.
  • the object is to realize a voltage-current conversion method.
  • the present invention has been made in view of the problems of the conventional techniques as described above, and realizes an OTA including a CMFB circuit in which deterioration of characteristics as an OTA is suppressed. With the goal.
  • the voltage-current conversion method of the present invention is a voltage-current conversion method for outputting a first current and a second current that are proportional to the difference between the input first voltage signal and the second voltage signal. Converting the first voltage signal into a first current signal;
  • a transconductance amplifier provides a first voltage signal that converts a first voltage signal into a current signal.
  • a first and second voltage-current conversion element A first and second voltage-current conversion element
  • Third and fourth voltage-current conversion elements that convert the second voltage signal into a current signal, each of the first voltage signal and the second voltage signal is converted into a current signal, and each current signal
  • a common-mode current generation unit that generates a common-mode current corresponding to the common-mode component of the current, and subtract the common-mode component generated by the common-mode component generation unit from each current signal converted by each of the first to fourth voltage-current conversion elements.
  • the first voltage-current conversion element from which the in-phase component is subtracted by the first current circuit is subtracted by the first current circuit.
  • a second current circuit having a first current output as a difference between the current signal from the child and the current signal from the third voltage-current conversion element;
  • the difference between the current signal from the fourth voltage-current conversion element obtained by subtracting the in-phase component from the first current circuit and the current signal from the second voltage-current conversion element is defined as a second current output.
  • the common-mode current generation unit includes a fifth voltage-current conversion element and a sixth voltage-current conversion element that convert each of the first voltage signal and the second voltage signal into a current signal. As well as to prepare.
  • first to sixth voltage-to-current conversion elements are first to sixth first conductivity type transistors in which the first voltage signal or the second voltage signal is supplied to a base or a gate. Composed of transistors,
  • the first current circuit includes a plurality of second conductivity type transistors, the gates of the plurality of second conductivity type transistors are common, and at least one of the plurality of second conductivity type transistors. Has a shorted gate and drain,
  • the output of the second conductivity type transistor may be connected to one of the outputs of the first to sixth voltage-current conversion elements.
  • the first current circuit includes first to sixth second-conductivity type transistors provided between the power source and the ground together with the first to sixth voltage-current conversion elements.
  • the gate and source of the second conductivity type transistor are common, the gate and drain of at least one transistor of the second conductivity type transistor are short-circuited, and the output of the second conductivity type transistor is It may be connected to the outputs of the first to sixth voltage-to-current converters.
  • the fifth first conductivity type transistor and the sixth first conductivity type transistor are first transistors having the same size
  • the first through fourth first conductivity type transistors are second transistors of the same size
  • the fifth second conductivity type transistor and the sixth second conductivity type transistor are mutually connected. Is the third transistor of the same size,
  • the first to fourth second conductivity type transistors are fourth transistors of the same size
  • the size ratio between the first transistor and the second transistor may be equal to the size ratio between the third transistor and the fourth transistor.
  • first first conductivity type transistor constitutes an output part of a first current output
  • fourth first conductivity type transistor constitutes an output part of a second current output
  • the second current circuit includes a seventh first conductivity type transistor whose output is the same as the output of the first first conductivity type transistor, and an output and gate having the third first conductivity type. An output of an electric type transistor and an eighth first conductivity type transistor shared with the gate of the seventh first conductivity type transistor,
  • the third current circuit includes a ninth first conductivity type transistor whose output is the same as the output of the second first conductivity type transistor, and an output and gate having the fourth first conductivity type. And the tenth first conductivity type transistor shared with the gate of the ninth first conductivity type transistor,
  • the second, third, fifth, and sixth first-conductivity type transistors are first transistors having the same size.
  • the first first conductivity type transistor and the fourth first conductivity type transistor are second transistors having the same size
  • the eighth first conductivity type transistor and the tenth first conductivity type transistor are third transistors of the same size
  • the seventh first-conductivity type transistor and the ninth first-conductivity-type transistor are fourth transistors having the same size
  • the fifth second conductivity type transistor, the sixth second conductivity type transistor, the second second conductivity type transistor, and the third second conductivity type transistor are the same size.
  • the fifth transistor, the sixth transistor, the second second conductivity type transistor, and the third second conductivity type transistor are the same size.
  • the first second conductivity type transistor and the fourth second conductivity type transistor are sixth transistors having the same size, The size ratio between the first transistor and the second transistor, the size ratio between the third transistor and the fourth transistor, and the size ratio between the fifth transistor and the sixth transistor are equal. Moyo.
  • a fourth current circuit provided in one transconductance amplifier and outputting a difference between a first current output and a second current output in the one transconductance amplifier as a first current output;
  • a fifth current circuit that is provided in another transconductance amplifier and outputs a difference between the second current output and the first current output in the other transconductance amplifier as a second current output;
  • the common-mode current generation unit includes a seventh voltage-current conversion element in which a third voltage signal is supplied to a base or a gate, and a bias current corresponding to the third voltage signal as the common-mode current You may output a common-mode current including
  • a first bias current generating element that generates a first bias current that is added to a reference current that the first current circuit supplies to the second current circuit;
  • a second bias current generating element for generating a second noise current to be added to a reference current supplied from the first current circuit to the third current circuit;
  • a filter circuit of the present invention is a primary filter circuit configured using the above-described transconductance amplifier
  • the first and second transconductance amplifiers are capacitively coupled with the transconductance amplifier, and each of the output terminal and the inverted output terminal of the first transconductance amplifier has an input terminal and a second transconductance amplifier. Connected to the inverting input terminal and grounded via the capacitor, the output terminal and the inverting output terminal of the second transconductance amplifier are connected to the inverting input terminal and the input terminal of the second transconductance amplifier.
  • a filter circuit according to another embodiment of the present invention uses the above-described transconductance amplifier.
  • a fourth-order filter circuit configured as
  • the first to fourth transconductance amplifiers are configured such that each of the output terminal and the inverting output terminal of the first transconductance amplifier is connected to the input terminal and the inverting input terminal of the second transconductance amplifier.
  • the output terminal and the inverting output terminal of the second transconductance amplifier are respectively connected to the input terminal and the inverting input terminal of the second transconductance amplifier and have a capacitance.
  • the output terminal and the inverting output terminal of the third transconductance amplifier are connected to the inverting input terminal and the input terminal of the third transconductance amplifier, and the input terminal and the inverting terminal of the fourth transconductance amplifier.
  • the input terminal is the output of the second transconductance amplifier
  • the output terminal and the inverting output terminal of the fourth transconductance amplifier are connected to the inverting input terminal and the input terminal of the second transconductance amplifier.
  • one primary filter circuit and the two quaternary filter circuits are connected in series.
  • a voltage generation circuit according to the present invention is a voltage generation circuit configured using the above-described transconductance amplifier,
  • the transconductance amplifier has an output terminal and an inverting output terminal connected to an inverting input terminal and an input terminal,
  • the transconductance amplifier has a capacitance for grounding one output of the transconductance amplifier.
  • a voltage generation circuit is a voltage generation circuit configured using the above-described transconductance amplifier
  • the first and second transconductance amplifiers and the capacitive force are configured, and the output terminal and the inverting output terminal of the first transconductance amplifier are connected to the input terminal and the inverting input terminal of the second transconductance amplifier and 1 is connected to the inverting input terminal and the input terminal of the transconductance amplifier.
  • the input terminal and the inverting input terminal of the first transconductance amplifier are connected to the input through the capacitors, respectively, and the output of the second transconductance amplifier.
  • Terminal and inverted output terminal A voltage generating circuit characterized by being powered.
  • a current-controlled oscillator of the present invention is a current-controlled oscillator configured using the voltage generation circuit described above,
  • a plurality of resistors provided in series between the power source and the ground;
  • a switch group provided between the plurality of resistors and the input of the voltage generating circuit, and selectively selecting a voltage divided by the plurality of resistors as an input of the voltage generating circuit; and the switch group provided in series First and second comparators for comparing end voltages of a plurality of resistors and the voltage generation circuit output;
  • the first and second comparator outputs change state, and the output has an oscillation frequency and a flip-flop that serves as a switching control signal for the switch group.
  • a PLL circuit of the present invention is a PLL circuit configured using the above-described current-controlled oscillator,
  • a current controlled oscillator whose oscillation frequency is controlled by a current control signal
  • a phase detector that inputs a reference frequency signal and the current-controlled oscillator output, and outputs a signal corresponding to the phase difference between them;
  • a voltage-current converter that converts the phase detector output into a current and supplies the current to a control signal input terminal of the current-controlled oscillator.
  • the common-mode current generation circuit outputs only the current of the common-mode component.
  • This in-phase component current is distributed by the first current mirror circuit and subtracted from the output of each voltage-to-current conversion element, so that each output is the current of only the differential component.
  • an error component depending on the in-phase component generated in the first current mirror circuit is added to each output, but these error components are removed by the second current mirror circuit and the third current mirror circuit. Is done.
  • a transconductance amplifier provides a first output voltage signal and a second output voltage signal proportional to the difference between the input first input voltage signal and the second input voltage signal.
  • a feedback signal output terminal for outputting an in-phase component of the first output voltage signal and the second output voltage signal;
  • Feedback signal transmission means for controlling the first output voltage signal or the second output voltage signal according to the input signal to the feedback signal input terminal and the input signal to the reference signal input terminal
  • the feedback signal transmission means is connected to each output stage.
  • the feedback signal transmission means includes
  • a current mirror circuit whose output is connected to the output stage
  • a first transistor of the first conductivity type having a control terminal connected to the feedback signal input terminal, a control terminal connected to the reference signal input terminal, and the reference current of the current mirror circuit together with the first transistor
  • a second transistor of the second conductivity type that determines
  • the transconductance amplifier according to the second aspect of the present invention includes a first output voltage signal and a second output voltage proportional to the difference between the input first input voltage signal and the second input voltage signal.
  • a transconductance amplifier that outputs signals from the first and second output stages includes a transconductance amplifier that outputs signals from the first and second output stages.
  • a feedback signal output terminal for outputting an in-phase component of the first output voltage signal and the second output voltage signal
  • a reference signal input terminal to which a reference signal for setting each of the first and second output stages to a predetermined bias state is input;
  • Feedback signal transmission means for controlling the first output voltage signal or the second output voltage signal according to the signal
  • the feedback signal transmission means is connected to each output stage.
  • the feedback signal transmission means includes
  • a current mirror circuit whose output is connected to the output stage
  • a first conductivity type first transistor whose control terminal is connected to the feedback signal input terminal, and the first input voltage signal or the first input voltage signal is input to the control terminal, together with the first transistor A second transistor of a second conductivity type that determines a reference current of the current mirror circuit;
  • the feedback signal transmission means may be a transistor having a control terminal connected to the feedback signal input terminal and an output unit connected to the output stage.
  • a filter circuit of the present invention is a primary filter circuit configured using the above-described transconductance amplifier
  • the first and second transconductance amplifiers are capacitively coupled with the transconductance amplifier.
  • the first transconductance amplifier has an output terminal and an inverted output terminal, respectively. Connected to the inverting input terminal and grounded via the capacitor, the output terminal and the inverting output terminal of the second transconductance amplifier are connected to the inverting input terminal and the input terminal of the second transconductance amplifier.
  • a filter circuit according to another aspect of the present invention is a fourth-order filter circuit configured using the above-described transconductance amplifier,
  • the first to fourth transconductance amplifiers are configured such that each of the output terminal and the inverting output terminal of the first transconductance amplifier is connected to the input terminal and the inverting input terminal of the second transconductance amplifier.
  • the output terminal and the inverting output terminal of the second transconductance amplifier are respectively connected to the input terminal and the inverting input terminal of the second transconductance amplifier.
  • the output terminal and the inverting output terminal of the third transconductance amplifier are connected to the inverting input terminal and the input terminal of the third transconductance amplifier, and the fourth transconductance amplifier is connected to the ground.
  • the input terminal and the inverting input terminal of the amplifier are connected to the output terminal and the inverting output terminal of the second transconductance amplifier, and the output terminal and the inverting output terminal of the fourth transconductance amplifier are the inverting input of the second transconductance amplifier. Connected to terminal and input terminal.
  • one primary filter circuit and two quaternary filter circuits are connected in series.
  • a voltage generation circuit of the present invention is a voltage generation circuit configured using any of the transconductance amplifiers described above,
  • a feedback signal input terminal is used as a control signal input terminal for changing the mutual conductance by generating a bias current
  • the output current is provided with a capacitor for grounding in an alternating manner.
  • a current-controlled oscillator of the present invention is a current-controlled oscillator configured using the voltage generation circuit described above,
  • a plurality of resistors provided in series between the power source and the ground;
  • a switch group provided between the plurality of resistors and the input of the voltage generation circuit, and configured to selectively input a voltage divided by the plurality of resistors to the input of the voltage generation circuit;
  • First and second comparators for comparing end voltages of a plurality of resistors and the voltage generation circuit output;
  • the first and second comparator outputs change the state, and the output of the flip-flop is used as an oscillation frequency and as a switching control signal for the switch group.
  • a PLL circuit of the present invention is a PLL circuit configured using the above-described current-controlled oscillator,
  • a current controlled oscillator whose oscillation frequency is controlled by a current control signal
  • a phase detector that inputs a reference frequency signal and the current-controlled oscillator output, and outputs a signal corresponding to the phase difference between them;
  • a voltage-current converter that converts the phase detector output into a current and supplies the current to a control signal input terminal of the current-controlled oscillator.
  • an output with reduced gain of the in-phase component can be obtained, so that there is an effect that a sufficient amplitude can be obtained and a degree of freedom in design can be increased.
  • the transconductance amplifier In addition to the transistors that make up the output stage, only one transistor is connected. As a result, the number of connected transistors is reduced compared to the prior art, and an OTA with a CMFB circuit that suppresses the deterioration of characteristics as an OTA can be realized.
  • FIG. 1 is a diagram showing a basic configuration of a transconductance amplifier.
  • FIG. 3 is a circuit diagram showing a specific configuration of A.
  • FIG. 3a is a circuit diagram showing a configuration of a pseudo-differential input type OTA.
  • FIG. 3b is an equivalent circuit diagram showing a configuration of an output stage of a pseudo differential input type OTA.
  • FIG. 4 is a functional block diagram of the pseudo-differential input type OTA shown in FIG.
  • FIG. 5a is a block diagram conceptually showing the structure of a CMFB circuit.
  • FIG. 5b is a circuit diagram showing a specific configuration of a CMFB circuit.
  • FIG. 5c is a block diagram showing a usage example of the CMFB circuit.
  • FIG. 6 is an equivalent circuit diagram showing the configuration of the first exemplary embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing a configuration of the first exemplary embodiment of the present invention.
  • FIG. 8 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 9 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 10 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 11 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 12 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 13 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 14 is a diagram for explaining the effect of the first embodiment of the present invention.
  • FIG. 15 is a diagram for explaining an effect of the first exemplary embodiment of the present invention.
  • FIG. 16 is a diagram for explaining the effect of the first exemplary embodiment of the present invention.
  • FIG. 17 is a circuit diagram showing a first modification of the first embodiment according to the present invention.
  • FIG. 18 is a circuit diagram showing a second modification of the first embodiment according to the present invention.
  • FIG. 19 is an equivalent circuit diagram showing a configuration of the second exemplary embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing a configuration of the second exemplary embodiment of the present invention.
  • FIG. 23 is a circuit diagram showing a configuration of the fourth embodiment according to the present invention.
  • FIG. 26 is a circuit diagram showing a configuration of the seventh embodiment according to the present invention.
  • FIG. 29a is a diagram showing a tenth embodiment according to the present invention.
  • FIG. 29b is a circuit diagram showing a configuration of primary filter 241 in FIG. 29a.
  • FIG. 29c is a circuit diagram showing a configuration of fourth-order filters 242 and 243 in FIG. 29a.
  • FIG. 30a] is a block diagram showing a PLL circuit configuration according to an eleventh embodiment of the present invention.
  • FIG. 30b is a circuit diagram showing a configuration of current controlled oscillator 255 in FIG. 30a.
  • FIG. 30c A circuit diagram specifically showing the configuration of the comparison voltage generation circuit 257 shown in FIG. 30b.
  • FIG. 31 is a circuit diagram showing a configuration of a twelfth embodiment according to the present invention.
  • ⁇ 32 A circuit diagram showing the configuration of the thirteenth embodiment of the present invention.
  • ⁇ 33 A circuit diagram showing the configuration of the fourteenth embodiment of the present invention.
  • FIG. 34a is a block diagram showing a filter configuration according to a fifteenth embodiment of the present invention.
  • FIG. 34b is a circuit diagram showing a configuration of primary filter 241 in FIG. 34a.
  • FIG. 34c is a circuit diagram showing a configuration of fourth-order filters 242 and 243 in FIG. 34a.
  • FIG. 35a is a diagram showing a PLL circuit configuration according to a sixteenth embodiment of the present invention.
  • FIG. 35b is a circuit diagram showing a configuration of current controlled oscillator 255 in FIG. 35a.
  • FIG. 6 and 7 are diagrams showing the configuration of the first embodiment according to the present invention.
  • FIG. 6 is an equivalent circuit
  • FIG. 7 is a circuit diagram.
  • the first to sixth voltage-current conversion elements 101 to 106, the common-mode current generation unit 107, and the first to third current mirror circuits 108 ⁇ Consists of L10.
  • the first to sixth voltage-current conversion elements 101 to 106 are n-mos transistors M, M, M, M, M, M, M
  • the first current mirror circuit is composed of p-mos transistors M to M.
  • the second current mirror circuit is composed of n-mos transistors M and M, and the third
  • the current mirror circuit is composed of n-mos transistors M and M. In-phase power
  • the current generating unit 107 includes a second voltage / current conversion element 102 (M) and a fifth voltage / current conversion element 105 (M).
  • the transistor M In the first embodiment, the transistor M
  • the transistors M to M have the same size as each of the transistors M to M.
  • the transistors M to M may be different in size from the transistors M to M.
  • the transistors M and M may be different sizes. Note that the size of each of the transistors M to M may be changed to a different size according to the purpose as in the following modification.
  • the source and gate of the p-mos transistors M to M are made common, and the source is connected to the power source.
  • Each drain of M to M is n—mos transistor
  • the sources of M to M and M to M are grounded.
  • the drains of the n-mos transistors M and M constituting the second current mirror circuit are connected to the drains of the p-mos transistors M and M, and the gates are commonly connected to the drain of the n-mos transistor M.
  • the drains of the n-mos transistors M and M constituting the third current mirror circuit are connected to the drains of the p-mos transistors M and M, and the gates are commonly connected to the drain of the n-mos transistor M .
  • Each gate of M is connected to each gate of n-mos transistors M and M, and a drain is connected to each gate of p-mos transistors M to M in common.
  • transistors whose drains, gates, and sources are connected to each other for example, P-mos transistors M and M, can be provided separately as shown in FIG. It is also possible to make one.
  • P-mos transistors M and M are one, the first current mirror circuit is composed of five p-mos transistors.
  • the signal voltages V and V are converted into currents by the first to sixth voltage-current conversion elements.
  • the common-mode current generation circuit 107 outputs a current proportional to the common-mode component of the input signal.
  • the first current mirror circuit reverses the current characteristics proportional to the in-phase component and subtracts it from the outputs of the first, third, fourth, and sixth voltage-to-current converters.
  • One of the subtracted signals is the current of the second and third current mirror circuits. Polarity is reversed and subtracted from the other, output I, 1
  • signal a b converted from voltage to current in response to signal voltages V and V a b
  • the current of the in-phase component and the current of the differential component are added.
  • the outputs of the second and fifth voltage-to-current converters are short-circuited, so the differential component current is removed and only the common-mode component current is output.
  • This common-mode component current is distributed by the first current mirror circuit and subtracted from the outputs of the first, fourth, third, and sixth voltage-current conversion elements, so that each output is only the differential component current.
  • a circuit composed of transistors has a finite transistor output conductance, and therefore, the output of the first current mirror circuit in this embodiment includes the current of the common-mode component. An amount of error component that depends on the in-phase component is added to.
  • the same amount of error components are added to the outputs of the first, fourth, third, and sixth voltage-current conversion elements.
  • the error component included in the outputs of the first and fourth voltage / current conversion elements is removed by the second current mirror circuit and included in the outputs of the third and sixth voltage / current conversion elements.
  • the error component is removed by the third current mirror circuit, and these removed outputs are respectively output I
  • the error component due to the in-phase component can be reduced, and a sufficient amplitude can be obtained.
  • Figure 8 shows an equivalent circuit of an n-mos transistor and P-mos transistor, and the current relationship is expressed by the following equation (1).
  • g and g are the transconductance and output conductance of the transistor, respectively, m 0
  • Fig. 9 shows an equalization circuit of a common source circuit including a diode, and the input voltage V and the output Voltage v. The relationship is expressed by the following equation (2).
  • FIG. 10 is a circuit diagram showing only one side of the circuit shown in FIG. 3, and FIG. 11 is an equivalent circuit diagram thereof.
  • Equation 3 Where g is the transconductance of M and M, g is the transconductance of M and M, ml 1A 01A m2 2A 02A, g is the output conductance of M and M, g is M and M Output
  • 01 1A 01A 02 2A 02A Represent each conductance.
  • the transconductance g of a transistor is 10 to 10 of the output conductance g.
  • equation (4) can be expressed as follows.
  • the shape of the p-ch transistor and n-ch transistor must be 1:10.
  • the size of the transistor is determined by taking into account the power supply voltage drop, noise margin, transistor performance variation, etc. In addition, the design is further difficult due to the above conditions. It will be something.
  • FIG. 12 is a circuit diagram showing only one side of the circuit shown in FIG. For analysis, transistor M and transistor M are illustrated.
  • the input / output relationship is as follows.
  • equation (9) can be simplified as equation (10).
  • the transconductance g of the transistor is the output conductance m
  • the gain of the in-phase component can be reduced to 1Z5 to 1Z50 if it is 10 to larger than Sg. Therefore, when the circuit configuration of this embodiment is used, the design can be performed without being aware of the transistor size limitation due to the common-mode gain, and the degree of freedom in design is improved.
  • the transistors constituting the circuit have been described as being constituted by p-mos transistors and n-mos transistors, but may be constituted by JFETs or bipolar transistors. Further, the p-mos transistor shown in FIG. 7 may be an n-mos transistor, and the n-mos transistor may be a p-mos transistor. The same applies to other embodiments.
  • FIG. 17 is a circuit diagram showing a modification of the first embodiment.
  • the difference from the first embodiment is that the second voltage-current conversion element and the fifth voltage-current conversion element constituting the common-mode current generator are made smaller than the other voltage-current conversion elements. It is.
  • Transistors M, M, M and M are 2a.
  • Transistors M, M, M and M are 2a.
  • Transistors M, M transistors M, M, M, M
  • the size of the transistors M and M constituting the first current mirror circuit is also a.
  • the size of the transistors M, M, M, M is 2a. That is, common-mode current generation
  • transistors M and M constituting the circuit and other voltage-current conversion elements
  • the ratio of the sizes of the transistors M 1, M 2, M 3 and M is 1: 2, and the transistor in the first mirror circuit is
  • the size ratio of M is also set to 1: 2. [0102] With such a configuration, the current flowing through the common-mode current generation unit 107 can be reduced, and the input impedance can be reduced. Also, by reducing the size of the transistors that are not related to the transistors (M, M, M, M, M) that make up the output stage,
  • FIG. 18 is a circuit diagram showing a modification of the first embodiment.
  • the difference from the first embodiment is that the size of the transistors M 1, M 2, M 3, and M is a, and the transistor
  • the size of the transistors M, M, M and M is c, and the size of the transistors M and M is
  • the area of some of the transistors can be reduced, so that it is possible to obtain the effect of reducing the overall circuit area while having the same effect as in the first embodiment.
  • the size ratio was set to 2: 1.
  • ⁇ : 1 ( ⁇ > 1) can be used. Can be changed as well.
  • FIG. 19 and 20 are diagrams showing the configuration of the second embodiment according to the present invention, in which FIG. 19 is an equivalent circuit, and FIG. 20 is a circuit diagram.
  • a seventh voltage-current conversion element 401 is provided in the common-mode current generation unit 107 of the first embodiment to form a common-mode current generation unit 107 ′.
  • 7th voltage-current converter In the circuit diagram specifically shown in FIG. 20, the child 401 is an n-mos transistor M whose source is grounded. The drain of n-mos transistor M is connected to each gate of p-mos transistors M to M.
  • the bias current flows through the transistors M to M constituting the third current mirror circuit 110.
  • a seventh voltage-current conversion element is provided at the input of the first current mirror circuit 108, and a DC voltage V unrelated to the signal is applied to the input of the first current mirror circuit 108.
  • the DC voltage Vc here may be any voltage as long as it is a value from the ground point to the power supply voltage.
  • 3A 3D bias current is difficult to flow! This can solve the problem, and differential signals can be processed in full wave as well as half wave, resulting in loss of signal.
  • FIG. 21 is an equivalent circuit showing the configuration of the third exemplary embodiment of the present invention.
  • This embodiment is different from the first to sixth voltage-current conversion elements 101 to 106, the common-mode current generation unit 107, and the first to third current mirrors of the first embodiment shown in FIG. Circuit 108 ⁇ :
  • an OTA having the same configuration is provided.
  • the seventh to twelfth voltage-to-current converters 101 ′ to 106 ′, the common-mode current generator 107 ′, and the fifth to seventh current mirror circuits 108 ′ to 110 ′ are the first to sixth voltage-current converters, respectively. It operates in the same manner as the elements 101 to 106, the common-mode current generator 107, and the first to third current mirror circuits 108 to 110.
  • the third current mirror circuit 110 of OTA that outputs I and the output
  • a fourth current mirror circuit 601 is provided between the OTA and the sixth current mirror of the OTA that outputs I.
  • An eighth current mirror circuit 601 ′ is provided between the error circuit 109 ′ and the output, and the common-mode component is removed by each current mirror circuit, so that the effect of reducing the common-mode gain is further improved.
  • FIG. 22 and 23 are diagrams showing the configuration of the fourth embodiment according to the present invention.
  • FIG. 22 is an equivalent circuit
  • FIG. 23 is a circuit diagram.
  • an eighth voltage-current conversion element 701 and a ninth voltage-current conversion element 702 are provided in the first embodiment.
  • the eighth voltage-current conversion element 701 and the ninth voltage-current conversion element 702 are p-mos transistors M, M
  • p—mos transistor M has its source connected to the power supply and its drain connected to the second
  • an eighth voltage-current conversion element 701 and a ninth voltage-current conversion element 702 are provided at the inputs of the second current mirror circuit 109 and the third current mirror circuit 110 to provide a second Transistor M constituting the second current mirror circuit 109 and the third current mirror circuit 110 by supplying a DC voltage V unrelated to the signal to the inputs of the current mirror circuit 109 and the third current mirror circuit 110 in FIG.
  • bias current does not flow to ⁇ M
  • the differential signal can be processed not only in the half wave but also in the full wave, and the signal is less likely to be lost.
  • FIG. 24 is a circuit diagram showing a configuration of the fifth embodiment according to the present invention. [0120] This embodiment is different from the first embodiment shown in FIG.
  • P-mos transistors M, ⁇ M having the same configuration as
  • a first current mirror circuit 108 ′ is formed in a stage configuration.
  • a transistor having a low threshold voltage has been developed.
  • such a transistor is used as a transistor constituting the first current mirror circuit.
  • the ratio of the amplitude width to the power supply voltage is reduced, but the output impedance can be increased and the amplification accuracy is improved.
  • FIG. 25 is a circuit diagram showing a configuration of the sixth embodiment according to the present invention.
  • This embodiment is also based on the premise that a transistor having a low threshold voltage is used as in the fifth embodiment.
  • This embodiment is different from the first embodiment shown in FIG.
  • N-mos transistor for the third current mirror circuit 110 configured by M
  • the second current mirror circuit 109 ′ and the third current mirror circuit 110 ′ are used. Also in this embodiment, the amplification accuracy is improved as in the fifth embodiment.
  • FIG. 26 is a circuit diagram showing a configuration of the seventh embodiment according to the present invention.
  • This embodiment is a combination of the fifth embodiment shown in FIG. 24 and the sixth embodiment shown in FIG. 25.
  • the first current mirror circuit 108 shown in FIG. The second current mirror circuit 109 and the third current mirror circuit 110 shown in FIG. 7 are replaced with the second current mirror circuit 109 ′ and the third current mirror circuit 108 ′ shown in FIG.
  • the effects of the fifth embodiment and the effects of the sixth embodiment can be synergized.
  • each current mirror circuit has a two-stage configuration.
  • the example described above can be configured in a multistage configuration in accordance with a decrease in the force threshold voltage, and such a configuration is naturally acceptable.
  • FIG. 27 is a circuit diagram showing the configuration of the eighth embodiment according to the present invention.
  • the third current mirror circuit 110 is a seventh voltage-current conversion element 401 ′, a second current mirror circuit 109 ′, and a third current mirror circuit 110 ′ configured by p-mos transistors.
  • the seventh voltage-current conversion element 401 which is a p-mos transistor M ", has a via at its gate.
  • DC voltage V is applied to create a source current, the source is connected to the power supply, and the drain is connected to the gates of the p-mos transistors M to M constituting the first current mirror circuit.
  • the seventh voltage-current conversion element 107 ′ is provided at the input of the first current mirror circuit 108 and the first current mirror circuit 108 is provided.
  • the current flowing through the transistors M to M is always larger than the current flowing through the transistors M to M.
  • the second current mirror circuit 109 and the third current mirror circuit 1 Improved the problem that bias current does not flow easily through transistors M to M of 10 '
  • the differential signal can be processed not only in half-wave but also in full-wave.
  • FIG. 28 is a circuit diagram showing a configuration of the ninth embodiment according to the present invention.
  • the common-mode current generation unit 107 in the first embodiment shown in FIG. 7 is changed to a common-mode current generation unit 107 ′′ configured by a current mirror circuit, and the seventh common-mode current generation unit 107 ′′ shown in FIG. It has a function as a voltage-current conversion element.
  • -Mos Transistors M 1 and M 2 are provided.
  • Each source is grounded, each drain, and each gate to which DC voltage V is supplied are the gates of p-mos transistors M to M in common with the drains of n-mos transistors M and M
  • the n-mos transistor M ′, '′ the n-mos transistor M ′, '′
  • the reference current I is applied to the gates of 4 ⁇ 4 ⁇ .
  • the current through transistors M-M is always greater than the current through transistors M-M.
  • the bias current does not always flow through the transistors M to M constituting the second current mirror circuit 109 and the third current mirror circuit 110.
  • the problem can be improved, and the differential signal can be processed not only in half-wave but also in full-wave, so that the loss of the signal is less likely to occur.
  • combining the embodiments that can be combined can synergize the effects of the embodiments. For example, combining the configuration for adding the bias currents shown in the second, fourth, eighth, and ninth embodiments with the configuration in which the current mirror circuits shown in the fifth to seventh embodiments are multistage. Furthermore, the present invention naturally includes a transconductance amplifier based on these as a double configuration as shown in the second embodiment.
  • FIG. 29 shows the tenth embodiment.
  • the first to ninth The transconductance amplifier of the embodiment is used for a filter circuit.
  • a primary filter 241 and fourth-order filters 242 and 243 are connected in series.
  • Each filter is a G-C filter composed of a transconductance amplifier and a capacitor having the configuration of any of the first to ninth embodiments, and the primary filter 241 is shown in Fig. 2%.
  • the fourth-order filters 242 and 243 are composed of four transconductance amplifiers 246 to 249 and a capacitor.
  • the output terminal and the inverted output terminal of the transconductance amplifier 244 constituting the primary filter 241 are connected to the input terminal and the inverted input terminal of the transconductance amplifier 245, respectively, and are grounded via a capacitor. Further, the output terminal and the inverting output terminal of the transconductance amplifier 245 are connected to the inverting input terminal and the input terminal of the transconductance amplifier 245, and negative feedback is applied.
  • Each of the output terminal and the inverting output terminal of the transconductance amplifier 246 constituting the fourth-order filter 242 or 243 is connected to the input terminal and the inverting input terminal of the transconductance amplifier 248, and is grounded via a capacitor. ing.
  • Each of the output terminal and the inverting output terminal of the transconductance amplifier 248 is connected to the input terminal and the inverting input terminal of the transconductance amplifier 249, and is grounded via a capacitor.
  • the output terminal and the inverting output terminal of the transconductance amplifier 249 are connected to the inverting input terminal and the input terminal of the transconductance amplifier 249 for negative feedback.
  • the input terminal and the inverting input terminal of the transconductance amplifier 247 are connected to the output terminal and the inverting output terminal of the transconductance amplifier 248.
  • the output terminal and the inverting output terminal of the transconductance amplifier 247 are connected to the inverting input terminal of the transconductance amplifier 248. Connected to the input terminal.
  • the primary filter 241 and the fourth-order filters 242 and 243 using the transconductance amplifiers and capacitors of the first to ninth embodiments, the common-mode component of the signal appearing at the output is reduced.
  • the primary filter 241 with the 4th order filters 242 and 243. Of course, it may be used.
  • FIG. 30 shows the eleventh embodiment.
  • a Gm-C type current control oscillator is configured using the transconductance amplifier of the ninth embodiment, and a PLL circuit is configured by applying it to a frequency control loop.
  • Fig. 30a shows the configuration of a PLL circuit using a frequency control loop.
  • the PLL circuit of the present embodiment includes a phase detector 251, a charge pump circuit 252, a loop filter 253, a voltage / current variation 254, a current control oscillator 255, and a core filter 256.
  • the phase detector 251 receives the reference frequency signal S1 and the current control oscillator 255 from the outside, and outputs a signal corresponding to the phase difference between them.
  • the output signal of the phase detector 251 is amplified by the charge pump circuit 252 and after the high-frequency component is removed by the loop filter 253, it is converted to a current by the voltage / current converter 254, and the current control signal S2 is used as the current control signal S2.
  • the oscillation frequency of current controlled oscillator 255 is controlled according to the value of current control signal S2, and the frequency response characteristic of core filter 256 changes according to the value of current control signal S2.
  • FIG. 30 b is a circuit diagram showing a configuration of the current control oscillator 255.
  • the current-controlled oscillator 255 shown in Fig. 30b includes a comparison voltage generation circuit 257, comparators 258 and 258, RS flip-flop 259, and resistors R and R provided between the power supply and the ground.
  • R, and RS flip-flop 259 controls the open / close state, and voltage is divided by each resistor.
  • the switch is configured to selectively supply the generated voltage to the comparison voltage generation circuit 257.
  • the comparison voltage generation circuit consists of a transconductance amplifier gm and a capacitor C.
  • the output voltage V of the generator circuit 257 is compared with V and V, and the RS flip-flop is selected according to the result.
  • the output voltage V of the comparison voltage generation circuit 257 changes. This operation is current controlled. Repeated every half cycle of the oscillation frequency of the control oscillator 255, the RS flip-flop 259 output is output to the phase detector 251 as the current control oscillator 255 output.
  • the oscillation frequency t of the current controlled oscillator 255 is the phase of the transconductance amplifier gm.
  • the oscillation frequency t of the current controlled oscillator 255 is not directly related.
  • the current controlled oscillator 255 is not affected by the process, temperature, or supply voltage. This means that the oscillation accuracy to be adjusted is ideal.
  • FIG. 30c is a circuit diagram specifically showing the configuration of comparison voltage generation circuit 257 shown in FIG. 30b.
  • the comparison voltage generation circuit 257 is a transconductor m constituting the transconductance amplifier gm.
  • Dactance amplifiers 260 and 261 and capacitive C force are also configured.
  • the output terminal and the inverting output terminal of the amplifier 260 are connected to the input terminal and the inverting input terminal of the transconductance amplifier 261 and are connected to the inverting input terminal and the input terminal of the transconductance amplifier 260 for negative feedback.
  • the input terminal and the inverting input terminal of the transconductance amplifier 260 are connected to the input terminal of the comparison voltage generating circuit 257 via the capacitors C1 and C2, respectively, and the output terminal and the inverting output terminal of the transconductance amplifier 261 are respectively compared voltage generating terminals. Output pin of circuit 257.
  • Each of the transconductance amplifiers 260 and 261 is the transconductance amplifier according to the ninth embodiment, and the current control signal S2 is the control signal ref as the current I.
  • the transconductance amplifier 260 is connected so as to exert a negative feedback, whereby the current flowing through the output stage is controlled according to the value of the current control signal S2, and the output signal bias is controlled. Result of signal bias control Therefore, the mutual conductance changes and is supported for the oscillation frequency t of the current controlled oscillator 255.
  • Gm / C which is the ratio of the distributed mutual conductance and capacitance
  • the oscillation frequency t of vibrator 255 changes.
  • the second embodiment, the fourth embodiment, and The transconductance amplifier shown in the eighth embodiment can also be used.
  • the current flowing through the output stage is controlled according to the voltage V, and the mutual conductance changes.
  • a signal bias generation circuit, a current control oscillator, and a PLL circuit similar to those in this embodiment can be configured.
  • the circuit characteristics are improved by using transconductance amplifiers having the same characteristics for the transconductance amplifiers 260 and 261.
  • the transconductance amplifier shown is not essential.
  • the reason why the transconductance amplifier 260 is provided is to set the input bias. For example, by providing a capacitor between the outputs of the transconductance amplifier 260, it is possible to perform the same circuit operation. What is important in configuring the transconductance amplifier gm m in this embodiment is to use the transconductance amplifier shown in the second, fourth, eighth, and ninth embodiments as the transconductance amplifier 260. By connecting so that negative feedback is applied, the current flowing through the output stage is controlled according to the value of the current control signal S2, and the signal bias of the output is controlled.
  • FIG. 31 is a circuit diagram showing the configuration of the twelfth embodiment of the present invention.
  • p—mos transistor M, M, M, M each has n—mos transistor M
  • 4A 04A 04B has a common gate connected to the drains of p-mos transistors M and M.
  • 3A 03A 03B 3B are common, and the same OTA as the OTA shown in Figure la is configured.
  • Source-grounded n-mos transistors M, M, M, and M are current mirrors
  • transistors M and M are shared by the drain of transistor M.
  • transistors M and M are connected to the drain of transistor M in common.
  • the drain of transistor M is a transistor that becomes the V + output node of OTA.
  • Transistors M 1, M 2, M 3, and M constitute a CMFB circuit, and the gate is referred to.
  • the source of the transistor M to which the reference signal V is supplied is grounded, and the gate is connected to the feedback signal.
  • the source of transistor M which is node V (next stage), which is the power terminal, is connected to the power supply.
  • transistors M and M are n-mos transistors M and M gates and transistors
  • a current mirror composed of transistors M and M connected to the drain of transistor M
  • the source of the transistor M whose node is the node V (next stage) is connected to the power supply.
  • the drains of the transistors M and M are n—mos transistors M and M gates and transistors
  • a current mirror circuit connected to the drain of M and composed of transistors M and M
  • the operation of the OTA portion is the same as that described with reference to FIG.
  • node V previously stage
  • Node V previously stage
  • Node V previously stage
  • Transistor M whose drain current is set to a predetermined value by reference signal V
  • 5A 5B OUT OUT V + and V-of the previous stage OTA are V + and V-of the next stage OTA.
  • the drain of the transistor M M M or the drain of the transistor M M M is connected to each output node of the OTA.
  • 3A, 4A, 5A, 3B, 4B, 5B, and three transistors are connected to the output node.
  • the number of connected devices is reduced and the output capacitance of each transistor connected in parallel is reduced, which reduces the output impedance of the OTA and the characteristics of the OTA. Can be suppressed.
  • FIG. 32 is a circuit diagram showing a configuration of the thirteenth embodiment according to the present invention.
  • This embodiment is different from the circuit of the twelfth embodiment shown in FIG. 31 in that a p-mos transistor M,
  • a reference signal V is supplied to the gate between each of the gates M, M, and M and the ground.
  • An n-mos transistor M is provided, and the reference signal V is supplied in the first embodiment.
  • 9 Y is configured to supply V + and V-to the sources of the transistors M and M, respectively.
  • output is performed by the n-mos transistor M.
  • Node V previously stage
  • OTA node V next stage
  • the gate voltages of the transistors M and M of the preceding OTA are lowered, and the drain currents of the transistors M and M are increased.
  • the transistors M and M to which V + and V ⁇ are supplied to the gates are the currents flowing through the transistors M and M because the gate voltage rises.
  • a total of three transistors are connected to each output node of the OTA. It is possible to suppress a decrease in dance and deterioration of characteristics as an OTA. Furthermore, the signal amplitude of the response component at V + and V-with respect to the change in the in-phase component of V + and V
  • FIG. 33 is a circuit diagram showing a configuration of the fourteenth embodiment according to the present invention.
  • p-mos transistors M 1, M 2, M 3, and M 4 are added to the circuit shown in FIG.
  • the reference signal V is supplied to the gate between each gate of 04A 04B and the power supply.
  • the transistor M M is deleted.
  • three transistors are connected to each output node of the OTA, and it is possible to suppress a decrease in the output impedance of the OTA and a deterioration in characteristics as the OTA. it can.
  • the transistors constituting the circuit have been described as being constituted by p-mos transistors and n-mos transistors.
  • the transistors may be constituted by JFETs or bipolar transistors.
  • the p-mos transistor may be an n-mos transistor
  • the n-mos transistor may be a p-mos transistor.
  • nwell transistor type that is effective in noise reduction can be used as an n-mos transistor. Good.
  • FIG. 34 is a diagram showing a fifteenth embodiment.
  • the transconductance amplifiers of the twelfth to fourteenth embodiments are used for the filter circuit.
  • a primary filter 241 and fourth-order filters 242 and 243 are connected in series.
  • Each filter is a G-C filter composed of a transconductance amplifier having the configuration of any of the twelfth to fourteenth embodiments and a capacitor, and the primary filter 241 is shown in Fig. 34b m
  • the transconductance amplifiers 244 and 245 and the capacitor are configured, and the fourth-order filters 242 and 243 are configured by four transconductance amplifiers 246 to 249 and a capacitive force as shown in FIG. 34c.
  • Each of the output terminal and the inverted output terminal of the transconductance amplifier 244 constituting the primary filter 241 is connected to the input terminal and the inverted input terminal of the transconductance amplifier 245, and is grounded via a capacitor. Further, the output terminal and the inverting output terminal of the transconductance amplifier 245 are connected to the inverting input terminal and the input terminal of the transconductance amplifier 245, and negative feedback is applied. Also, V (previous stage) of transconductance amplifier 245 is equal to V (next stage) of transconductance amplifier 244.
  • Each of the output terminal and the inverting output terminal of the transconductance amplifier 246 constituting the fourth-order filter 242 or 243 is connected to the input terminal and the inverting input terminal of the transconductance amplifier 248, and is grounded via a capacitor. ing.
  • Each of the output terminal and the inverting output terminal of the transconductance amplifier 248 is connected to the input terminal and the inverting input terminal of the transconductance amplifier 249, and is grounded via a capacitor.
  • the output terminal and the inverting output terminal of the transconductance amplifier 249 are connected to the inverting input terminal and the input terminal of the transconductance amplifier 249 for negative feedback.
  • the input terminal and the inverting input terminal of the transconductance amplifier 247 are connected to the output terminal and the inverting output terminal of the transconductance amplifier 248.
  • the output terminal and the inverting output terminal of the transconductance amplifier 247 are transconductance. It is connected to the inverting input terminal and input terminal of SAMPAMP 248.
  • V (previous stage) of transconductance amplifier 248 is V (next stage) of transconductance amplifiers 246 and 247.
  • V of transconductance amplifier 248 (next stage) is transconductance amplifier
  • the common-mode bias is set to a predetermined value, resulting in deterioration of characteristics. It was possible to construct a filter in which is suppressed. In addition, it is not essential to combine the primary filter 241 and the fourth-order filters 242 and 243. Of course, these filters can be used as a single filter.
  • FIG. 35 is a diagram showing a sixteenth embodiment.
  • a Gm-C type current controlled oscillator is configured using the transconductance amplifiers of the twelfth to fourteenth embodiments, and a PLL circuit is configured by applying it to a frequency control loop. .
  • Fig. 35a shows the configuration of a PLL circuit using a frequency control loop.
  • the PLL circuit of the present embodiment includes a phase detector 251, a charge pump circuit 252, a loop filter 253, a voltage / current variation 254, a current control oscillator 255, and a core filter 256.
  • the phase detector 251 receives an external reference frequency signal S1 and a current control oscillator 255, and outputs a signal corresponding to the phase difference between them.
  • the output signal of the phase detector 251 is amplified by the charge pump circuit 252 and after the high-frequency component is removed by the loop filter 253, it is converted to a current by the voltage / current converter 254, and the current control signal S2 is used as the current control signal S2.
  • the oscillation frequency of current-controlled oscillator 255 is controlled according to the value of current control signal S2, and frequency response characteristics of core filter 256 change according to the value of current control signal S2.
  • FIG. 35 b is a circuit diagram showing a configuration of the current control oscillator 255.
  • the current-controlled oscillator 255 shown in FIG. 35b includes a comparison voltage generation circuit 257, comparators 258 and 258, an RS flip-flop 259, and resistors R and R provided between the power source and the ground.
  • the comparison voltage generation circuit 257 is composed of a transconductance amplifier gm and a capacitance C mm
  • the RS flip-flop 259 output is output to the phase detector 251 as the current control oscillator 255 output.
  • the oscillation frequency t of the current controlled oscillator 255 is the phase of the transconductance amplifier gm.
  • R z (R + 2 X R), which is the ratio of resistance to u m d resistance, determines the ratio of the input and output voltages to the comparison voltage generation circuit 257.
  • the oscillation frequency t of the current controlled oscillator 255 is not directly related.
  • the current controlled oscillator 255 is not affected by the process, temperature, or supply voltage. This means that the oscillation accuracy to be adjusted is ideal.
  • the transconductance amplifier of the first to third embodiments is used as the comparison voltage generation circuit 257, and the current control signal is applied to V (next stage) as the feedback signal input terminal.
  • S2 is supplied after being converted into a voltage by a resistor (not shown).
  • the common-mode bias of the output is controlled.
  • the transconductance changes and the oscillation frequency t of the current-controlled oscillator 255
  • the oscillation frequency t of the current control oscillator 255 changes.

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Abstract

　本発明は、十分な振幅を得ることができるとともに設計の自由度の高いトランスコンダクタンスアンプおよび電圧電流変換方法を実現することを目的とし、その構成は第１の電圧信号を第１の電流信号に変換するステップと、第２の電圧信号を第２の電流信号に変換するステップと、第１の電流信号と第２の電流信号の同相成分を得るステップと、第１の電流信号および第２の電流信号のそれぞれより同相成分を減算することにより第３の電流信号および第４の電流信号を得、さらに、第３の電流信号から第４の電流信号を減算して第１の出力とし、第４の電流信号から第３の電流信号を減算して第２の出力するステップと、を有する。

Description

明 細 書
電流変換方法、トランスコンダクタンスアンプおよびこれを用いたフィルタ 回路
技術分野
[0001] 本発明は無線用ローパスフィルタ回路に有効なトランスコンダクタンスアンプおよび 電圧電流変換方法に関する。
背景技術
[0002] 近年、携帯用電子機器、家電機器等、パーソナルコンピュータ周辺機器において、 装置間の情報伝達の手段として無線システムが使われている。また、これら電子機器 に使用される無線システムは小型軽量化、低価格ィ匕のために半導体集積回路で製 造されている。一般に無線システムでは、特定の周波数成分を分離するために、急 峻なカットオフ周波数を持つフィルタが必要になる。しかしながら半導体集積回路で 使われる素子は、製造ばらつきが大きいため、急峻なカットオフ周波数を持つフィル タ回路を実現することが困難であった。そこで、トランスコンダクタンスアンプ (以下 OT A： Operational Transconductance Amplifierと呼ぶ)と谷量で構成された Gm— Cフィ ルタが使われている。
[0003] 図 1はトランスコンダクタンスアンプ (以下 OTA: Operational Transconductance Amp lifierと呼ぶ）の基本構成を示す図である。
[0004] OTAには、図示するように入力電圧入 Vに比例した電流 G V /2、—G V /2を出
in m in m m 力する素子で、理想的には入力インピーダンスと出力インピーダンスは無限大である [0005] このときの比例係数 Gは相互コンダクタンスと呼ばれるパラメータで、フィルタなどに
m
応用される OTAは外部からの信号によって相互コンダクタンスが制御できる構成が 採られている。
[0006] 図 2は、相互コンダクタンス Gが制御される OTAであり、例えば、非特許文献 1 (ブ
m
ラン'ナウタ著、「アナログ シーモス フィルターズ フォア ヴエリー ハイ フレタェ ンシ一」、クルーァー アカデミック ノ ブリツシヤーズ出版、 1993年、 87〜88頁（Bra n Nauta, "Analog CMOS Filters for Very High Frequencies", Kluwer Academic Publ ishers, 1993, pp. 87-88) )に紹介されているデジエネレイテッド差動型の OTAの具体 的な構成を示す回路図である。
[0007] 電流源 404、 405、 406、 407は同じ電流値をそれぞれ流している。また、入力トラ ンジスタ 401、 402のソースに接続された可変抵抗素子 403の抵抗成分は外部から 与えられる相互コンダクタンス制御信号 408に応じて抵抗値が変化する。
[0008] 入力トランジスタ 401、 402の相互コンダクタンスが十分大きい時、可変抵抗素子 4 03の抵抗成分を Rとすると、出力に、 AVZRZ2の電流が現れる。ここで Δνは入力 に与えられた電圧信号の差動成分の電圧を現している。従って、制御信号 408で可 変抵抗素子 403の抵抗値を制御することによって、任意の相互コンダクタンス Gを実 m 現することができる。この入力段の構成は一般的に全差動入力段と呼ばれている。
[0009] 近年のプロセスの微細化に伴 ヽ、電源電圧の低電圧化が要求されて!ヽる。特に電 源電圧が IV以下となると、電源と GNDとの間で使用できるトランジスタの縦積み段 数が制限され、従来の回路構成を使用することができなくなってきている。図 2に示す 回路構成の場合、電流源に少なくとも 1つ以上のトランジスタが必要となるため、トラン ジスタを縦積みすると電源と GNDとの間に 3段のトランジスタが使用されることとなる。 飽和領域で動作するトランジスタは、ドレイン ソース間電圧として一般的には 200m V程度必要とされるため、トランジスタを 3段に縦積みすると 600mVは信号の大きさ に関係なく必要となる。したがって、電源電圧が IVの場合には信号振幅として 400m Vしか使うことができず、十分な振幅とすることができな 、と 、う問題点がある。
[0010] 図 3は、非特許文献 2 (モヒーディン著、「ノンリニア エフェクト イン スード ディフ アレンシャノレ オーティーエーズ ウイズ シーエフエムビー」、アイトリプルィー トラン ザクシヨン オン サーキッッ アンド システムズ、 50卷、第 10号、 2003年 10月、 76 2— 769頁 (Ahmed Nader Mohieldin, "Nonlinear Effects in Pseudo Differential OTAs With CMFB", IEEE Transactions on Circuits and Systems, Vol. 50, No. 10, Octob er 2003, pp. 762-769) )に開示されている擬似差動入力型の OTAの構成を示す図 であり、図 3aは回路図、図 3bは出力段の等価回路図である。
[0011] 図 3aにおいて、 p— mosトランジスタ M 、M 、M 、M のソースは共通に電源 に接続され、 n— mosトランジスタ M 、 M 、 M 、 M のソースは共通に接地されて
1A IB 01A 01B
いる。 p— mosトランジスタ M 、M 、M 、M の各ドレインは n— mosトランジスタ
2A 2B 02A 02B
M 、M 、M 、M の各ドレインに接続されるとともに、 p— mosトランジスタ M 、
1A IB 01A 01B 2A
M のゲートは p— mosトランジスタ M のドレインに接続され、 p— mosトランジスタ
02A 02A
M 、M のゲートは p— mosトランジスタ M のドレインに接続されて電流ミラー回路
2B 02B 02B
が形成されている。 n— mosトランジスタ M 、M の各ゲートは共通に接続され、ま
1A 01A
た、 n— mosトランジスタ M 、 M の各ゲートは共通に接続されてゲート信号 V、 V
IB 01B a b の入力部とされ、トランジスタ M 、M のドレインより出力電流 I が得られ、トランジ
1A 2A outl
スタ M 、M のドレインより出力電流 I が得られる。
IB 2B out2
[0012] 上記のように構成される回路において、トランジスタ M 、M が入力トランジスタで
1A 1B
あり、トランジスタ M 、 M によって信号の同相成分が電圧電流変換され、トランジ
01A 01B
スタ M 、M とトランジスタ M 、M で構成された電流ミラー回路によって同相成
02A 02B 2A 2B
分に比例した電流がトランジスタ M 、M に供給されている。
1A 1B
[0013] 電流源を流れる電流は、トランジスタ M 、M によって発生する信号の同相成分
01A 01B
に比例した電流値の 1Z2の電流値が流れる。
[0014] 一般に、 MOSFETのドレイン電流 Iは、
D
2
I = ΐ 2 μ Ο [W/L] (V —V )
D ax GS T
で表される。
[0015] ゲートソース間電圧に Vが加えられたトランジスタのドレイン電流を Iとし、ゲートソー a 1
ス間電圧に Vが加えられたトランジスタのドレイン電流を Iとし、各トランジスタの大きさ a 2
(wZ が同一の場合、 I、 Iは上式を簡略ィ匕して次のように表される。
1 2
I =k (V -V Ϋ
T
2
I
2 =k(V b -v T )
ここで、 ν c=νa +νとおくと、
b
I -I =k (V -2V ) (V— V )
1 2 c T a b
となり、電流の差 Δ Iは、
A l = Gm (V -V )
a b
となる。この式に示されるように、上記 2種類のトランジスタを流れる電流の差 Δ Ιは、 ゲートに入力されるゲート信号 V、 Vの差に比例した値となり、 OTAとして働くことと a b
なる。
[0016] 図 3に示した例の場合について説明する。トランジスタ M 、M 、M 、M の大きさ
1A IB 01A 01B がそれぞれ等しぐまた、 M 、M 、M 、M の大きさがそれぞれ等しいとした場合、
2A 2B 02A 02B
ゲートソース間に信号 Vが印可されたトランジスタ M 、 M にはドレイン電流 I力 ゲ a 1A 01A 1 ートソース間に信号 Vが印可されたトランジスタ M 、 M にはドレイン電流 Iがそれぞ b IB 01B 2 れ流れる。 M 、 M のドレイン電流 I、 Iは、 M 、 M および、 M 、 M で構成され
01A 01B 1 2 2A 02A 2B 02B
た電流ミラー回路によってミラーリングされるため、トランジスタ M 、 M のドレインには
2A 2B
(I +I )Z2の電流がそれぞれながれる。ここで、トランジスタ M および M のドレイン
1 2 1A 1B 電流はそれぞれ I、 Iなので、図 3bの出力段から (I I
1 2 1 2 )Z2、（I I
2 1 )Z2の電流が 出力される。従って、ゲート信号 V、 Vの差に比例して Iと Iの差が出力されるため、 0 a b 1 2
TAとして働くこと〖こなる。なお、図 3に示した OTAの例では、相互コンダクタンスを外 部から変更する場合、入力信号の同相バイアス電圧を制御することによって相互コン ダクタンスを制御することができる。
[0017] 図 4は、図 3に示した擬似差動入力型の OTAを機能ブロックにて示した図である。
図 4において、第 1の電圧電流変換素子 1701、第 3の電圧電流変換素子 1703がト ランジスタ M 、 M に対応し、同相電流発生部 1705を構成する第 2の電圧電流変
1A 1B
換素子 1702、第 4の電圧電流変換素子 1704がトランジスタ M 、 M に対応する。
01A 01B
電流ミラー回路 1706は、トランジスタ M 、M 、トランジスタ M 、M に対応するも
02A 02B 2A 2B
ので、入力電流に対して電流の極性を反転し、入力された電流に比例した電流を出 力する回路である。
[0018] 上述したように、 OTAの出力インピーダンスは理想的には無限大になる。このため 、図 1ないし図 3に示した回路では、出力の直流バイアスは電源側もしくは接地側に 振り切ってしまい、信号を取り出すことができない。そこで出力の直流バイアスを設定 するための CMFB (Common Mode Feed Back)回路が知られている（非特許文献 2 参照)。
[0019] 図 5は CMFB回路の構成を示す図であり、図 5aは CMFB回路の構成を概念的に 示すブロック図、図 5bは具体的な構成を示す回路図、図 5cは CMFB回路の使用例 を示すブロック図である。
[0020] まず、 CMFB回路の動作について図 5aを参照して説明する。 CMFB回路 702を 構成する同相バイアス検出回路 703は OTA701の出力 V +、 V -を入力し、これ
OUT OUT
らの同相バイアス成分を出力バイアス制御信号 704として OTA701へフィードバック する。 OTA701には制御信号として出力バイアス制御信号 704の他にリファレンス信 号 705が入力されており、 OTA701は出力バイアス制御信号 704とリファレンス信号 705とを比較し、出力バイアス制御信号 704が所定の一定のバイアスとなるようにそ の出力を制御する。
[0021] なお、 CMFB回路は、図 5aに示したように OTA外部に設けられる同相ノ ィァス検 出回路を指し示すこともあるが、同相バイアス検出回路に加えて、出力バイアス制御 信号およびリファレンス信号を入力して比較、フィードバックを行う OTA内部の回路 を含めていう場合もある。
[0022] 図 5bに示すように、本従来例は、 n— mosトランジスタ M '、M 、M 、M 、M ，
3A 3A 03A 2A 3B
、 M 、 M 、M 、 p— mosトランジスタ M ，ゝ M 、 M 、M 、M ，ゝ M 、M 、
3B 03B 2B 04A 4A 04A 1A 04B 4B 04B
M により構成されている。
IB
[0023] p—mosトランジスタ M 、 M 、M 、M 、 M 、M のそれぞれには n— mosトラ
1A IB 04A 04B 4A 4B
ンジスタ M 、M 、M 、M 、M 、M が対応しており、これらの対応するトランジ
2A 2B 03A 03B 3A 3B
スタはドレインが共通とされて電源と接地との間に設けられて OTAを構成している。 p —mosトランジスタ M 、 M 、 n— mosトランジスタ M 、 M 、は入力差動対を構成
1A IB 2A 2B
するもので、 p—mosトランジスタ M 、M のゲートには V +、V -が供給されている
1A IB IN IN
。トランジスタ M 、 M のドレインはトランジスタ M 、 M 、 M のゲートに接続され、
1A 2A 2A 03A 3A トランジスタ M 、 M のドレインはトランジスタ M 、 M 、 M のゲートに接続されて
IB 2B 2B 03B 3B
いる。
[0024] p— mosトランジスタ M 、 M 、 M 、 M 、 M 、 M 、の各ゲートは共通とされてノ
1A IB 04A 04B 4A 4B
ード V (前段）とされ、トランジスタ M 、 M のドレインと接続されている。トランジスタ
04A 04B
M 、 M 、M 、 M は OTAの出力段を構成するもので、トランジスタ M 、M のド
3A 3B 4A 4B 3A 3B レインが V +の出力ノードとされ、トランジスタ M 、M のドレインが V -の出カノ
OUT 4A 4B OUT ードとされている。 [0025] トランジスタ M ，、M ，、M ，、M ，は、 CMFB回路を構成するもので、ゲートにリ
3A 3B 4A 4B
ファレンス信号 Vが供給されるトランジスタ M ，のソースは接地され、ドレインはトラン
Υ 3A
ジスタ M 、M のドレインに接続されている。ゲートにリファレンス信号 Vが供給され
3A 4A Y
るトランジスタ M ，のソースは接地され、ドレインはトランジスタ M 、M のドレインに
3B 3B 4B
接続されている。ゲートがノード V (次段）とされるトランジスタ M ，のソースは電源に
4A
接続され、ドレインはトランジスタ M 、M のドレインに接続されている。ゲートがノー
3A 4A
ド V (次段）とされるトランジスタ M ，のソースは電源に接続され、ドレインはトランジス
4B
タ M 、M のドレインに接続されている。
3B 4B
[0026] 図 5bにおいて、トランジスタ M 、M 、M 、M で構成された回路は、トランジスタ
1A IB 2A 2B
M 、M のゲートに V、Vを発生するための入力段の回路であって、図 3aに示した
2A 2B a b
回路図において V、 Vを発生する回路に対応する回路である。その他の図 3aに示し a b
た回路図に対応する部分は以下の通りである。
[0027] 図 5bにおけるトランジスタ M 、 M 、 M 、 M が図 3aにおけるトランジスタ M 、
03A 03B 04A 04B 01
M に対応し、図 5bにおけるトランジスタ M , M 、 M , M が図 3aにおけるトランジ
02 3A 3B 4A 4B
スタ M、 Mに対応する。また、図 5bに示されるトランジスタのうち、図 3aには対応する
1 2
トランジスタがないトランジスタ M ，、M M ，、M ，が CMFB回路の一部を構成
3A 3B 4A 4B
する。
[0028] 次に、図 5bに示した回路の動作について説明する。
[0029] 本従来例における OTA部分の動作は図 3aを参照して説明した動作と同様である。
V +、V -が入力トランジスタ対 M 、M に入力されると、トランジスタ M , M の
IN IN 1A IB 03A 03B ゲートに V、 Vが発生し、電圧電流変換され、ノード V (前段)で差動成分が除去さ a b X
れる。 OTAがが 2段以上直列に接続されている場合、例えば図 5cに示すように OTA 1と OTA2が 2段直列に接続されている場合、 OTA2の V (前段）は前段に設けられ
X
た OTA1のノード V (次段）と接続される。本従来例の場合には、 OTA2のノード V (
X X
前段）には OTA1の出力信号の同相バイアス成分が現れる。この同相バイアス成分 を OTA1のノード V (次段）へ返すことにより OTA1の出力同相バイアスに負帰還が
X
力かる。また、このときに、トランジスタ M ，、M ，のゲートにリファレンス信号 Vを供
3A 3B Y 給することにより、出力 V +、v -の同相バイアスは所定のバイアスに設定される。
OUT OUT 非特許文献 1 :ブラン'ナウタ著、「アナログ シーモス フィルターズ フォア ヴエリー ハイ フレタエンシー」、クルーァー アカデミック パブリツシヤーズ出版、 1993年、 87〜88頁
非特許文献 2 :モヒーディン著、「ノンリニア エフェクト イン スード ディファレンシャ ル オーティーエーズ ウイズ シーエフエムビー」、アイトリプルィー トランザクション オン サーキッッ アンド システムズ、 50卷、第 10号、 2003年 10月、 762— 769 M (Ahmed Nader Mohieldin, NonlinearEffects in Pseudo Differential OTAs Withし MFB", IEEE Transactions onし ireuits and Systems, Vol. 50, No. 10, October 2003, pp. 762-769)
発明の開示
発明が解決しょうとする課題
[0030] 図 2に示した従来技術の場合には、入力信号の同相バイアス成分が変化しても、入 カトランジスタのソースに接続された電流源によってトランジスタを流れる電流の同相 成分は一定であつたが高い電源電圧を必要とすることから十分な振幅とすることがで きないという問題点がある。
[0031] 図 3に示した従来技術の場合には、低い電源電圧で動作を行うことができるものの、 入力段となるトランジスタのソースに電流源が無いため、トランジスタを流れる電流の 同相成分が入力信号の同相成分に依存して変化する。このため、 OTAの出力にそ の変化分が同相信号として現れてしまうという問題点がある。信号の同相成分が出力 に現れると、信号の動作点の変動によって、信号ダイナミックレンジの低下、差動信 号の誤差要因など、最悪の場合には発振の原因にもなるため、少なくとも 1Z10以 下の利得になることが望ましいとされ、 OTAを使った一般的な回路では信号の同相 成分は可能な限り除去するように設計されるが、図 3に示した従来技術では同相成分 を十分に除去することは困難であった。
[0032] 図 5に示した出力の直流バイアスを設定するための CMFB回路が設けられた OTA では、 OTAの出力ノードとなるトランジスタ M 、 M 、 M 、 M のドレインに、直列接
3A 3B 4A 4B
続されたときの次段に設けられた OTA力 の同相バイアス成分を示す信号を入力す るトランジスタ M ，、 M ，とリファレンス信号を入力するトランジスタ M ，、 M ，とが設 けられる。このため、出力ノードには 4個のトランジスタが接続され、各トランジスタの 出カコンダクタンスゃ寄生容量が並列に接続されることとなる。これにより、 OTAの出 力インピーダンスが低下し、 OTAとしての特性が劣化してしまうという問題点がある。
[0033] 本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであつ て、出力に現れる信号の同相成分を低減し、十分な振幅を得ることができるトランスコ ンダクタンスアンプおよび電圧電流変換方法を実現することを目的とする。
[0034] また、本発明は上述したような従来の技術が有する問題点に鑑みてなされたもので あって、 OTAとしての特性の劣化が抑制された CMFB回路を備えた OTAを実現す ることを目的とする。
課題を解決するための手段
[0035] 本発明の電圧電流変換方法は、入力された第 1の電圧信号と第 2の電圧信号との 差に比例した第 1の電流および第 2の電流を出力する電圧電流変換方法であって、 前記第 1の電圧信号を第 1の電流信号に変換するステップと、
前記第 2の電圧信号を第 2の電流信号に変換するステップと、
前記第 1の電流信号と前記第 2の電流信号の同相成分を得るステップと、 前記第 1の電流信号および第 2の電流信号のそれぞれより前記同相成分を減算す ることにより第 3の電流信号および第 4の電流信号を得、さらに、前記第 3の電流信号 から前記第 4の電流信号を減算して第 1の出力とし、前記第 4の電流信号から前記第
3の電流信号を減算して第 2の出力するステップと、
を有することを特徴とする。
[0036] 本発明のトランスコンダクタンスアンプは、第 1の電圧信号を電流信号に変換する第
1および第 2の電圧電流変換素子と、
第 2の電圧信号を電流信号に変換する第 3および第 4の電圧電流変換素子と、 前記第 1の電圧信号と前記第 2の電圧信号のそれぞれを電流信号に変換し、さら に各電流信号の同相成分に応じた同相電流を発生する同相電流発生部と、 前記第 1ないし第 4の電圧電流変換素子のそれぞれにて変換された各電流信号か ら前記同相成分発生部による同相成分を減算する第 1の電流回路と、
前記第 1の電流回路により前記同相成分が減算された前記第 1の電圧電流変換素 子による電流信号と前記第 3の電圧電流変換素子による電流信号との差を第 1の電 流出力とする第 2の電流回路と、
前記第 1の電流回路により前記同相成分が減算された前記第 4の電圧電流変換素 子による電流信号と前記第 2の電圧電流変換素子による電流信号との差を第 2の電 流出力とする第 3の電流回路と、
を有することを特徴とする。
[0037] この場合、前記同相電流発生部は、前記第 1の電圧信号と前記第 2の電圧信号の それぞれを電流信号に変換する第 5の電圧電流変換素子および第 6の電圧電流変 換素子を備えることとしてもょ 、。
[0038] さらに、前記第 1ないし第 6の電圧電流変換素子はベースまたはゲートに前記第 1 の電圧信号または前記第 2の電圧信号が供給される第 1ないし第 6の第 1導電型のト ランジスタにより構成され、
前記第 1の電流回路は、複数の第 2導電型のトランジスタにより構成され、前記複数 の第 2導電型のトランジスタのゲートは共通とされ、前記複数の第 2導電型のトランジ スタの少なくとも一つはゲートとドレインが短絡されており、
前記第 2導電型のトランジスタの出力は前記第 1ないし第 6の電圧電流変換素子の 出力の 、ずれかと接続されるとしてもょ 、。
[0039] また、前記第 1の電流回路は、前記第 1ないし第 6の電圧電流変換素子とともに電 源と接地との間に設けられた第 1ないし第 6の第 2導電型トランジスタより構成され、 前記第 2導電型のトランジスタのゲートおよびソースは共通とされ、前記第 2導電型 のトランジスタの少なくとも一つのトランジスタのゲートとドレインは短絡されており、 前記第 2導電型のトランジスタの出力は前記第 1ないし第 6の電圧電流変換素子の 出力とそれぞれ接続されるとしてもよい。
[0040] また、前記第 5の第 1導電型のトランジスタと前記第 6の第 1導電型のトランジスタは 互 ヽに大きさのそろった第 1トランジスタであり、
第 1ないし第 4の第 1導電型のトランジスタは互いに大きさのそろった第 2トランジス タであり、
前記第 5の第 2導電型トランジスタと前記第 6の第 2の導電型のトランジスタは互い に大きさのそろった第 3トランジスタであり、
前記第 1ないし第 4の第 2導電型のトランジスタは互いに大きさのそろった第 4トラン ジスタであり、
前記第 1トランジスタと前記第 2トランジスタの大きさの比が前記第 3トランジスタと前 記第 4トランジスタの大きさの比と等 、としてもよ 、。
また、前記第 1の第 1導電型のトランジスタは第 1の電流出力の出力部を構成し、前 記第 4の第 1導電型のトランジスタは第 2の電流出力の出力部を構成し、
前記第 2の電流回路は、出力が前記第 1の第 1導電型のトランジスタの出力と共通 とされた第 7の第 1導電型のトランジスタと、出力およびゲートが前記第第 3の第 1導 電型のトランジスタの出力および前記第 7の第 1導電型のトランジスタのゲートと共通 とされた第 8の第 1導電型のトランジスタとから構成され、
前記第 3の電流回路は、出力が前記第 2の第 1導電型のトランジスタの出力と共通 とされた第 9の第 1導電型のトランジスタと、出力およびゲートが前記第 4の第 1導電 型のトランジスタの出力および前記第 9の第 1導電型のトランジスタのゲートと共通とさ れた第 10の第 1導電型のトランジスタとから構成され、
前記第 2, 3, 5, 6の第 1導電型のトランジスタは互いに大きさのそろった第 1トラン ジスタであり、
前記第 1の第 1導電型のトランジスタと前記第 4の第 1導電型のトランジスタは互い に大きさのそろった第 2トランジスタであり、
前記第 8の第 1導電型のトランジスタと前記第 10の第 1導電型のトランジスタは互い に大きさのそろった第 3トランジスタであり、
前記第 7の第 1導電型のトランジスタと前記第 9の第 1導電型のトランジスタは互い に大きさのそろった第 4トランジスタであり、
前記第 5の第 2導電型のトランジスタと前記第 6の第 2導電型のトランジスタと前記第 2の第 2導電型のトランジスタと前記第 3の第 2導電型トランジスタは互いに大きさのそ ろった第 5トランジスタであり、
前記第 1の第 2導電型トランジスタと前記第 4の第 2導電型トランジスタは互いに大きさ のそろった第 6トランジスタであり、 前記第 1トランジスタと前記第 2トランジスタの大きさの比、前記第 3トランジスタと前 記第 4トランジスタの大きさの比、および前記第 5トランジスタと前記第 6トランジスタの 大きさの比が等 ヽとしてもよ 、。
[0042] また、上記のいずれかに記載のトランスコンダクタンスアンプを複数有し、
一のトランスコンダクタンスアンプに設けられ、前記一のトランスコンダクタンスアンプ における第 1の電流出力と第 2の電流出力との差を第 1の電流出力として出力する第 4の電流回路と、
他のトランスコンダクタンスアンプに設けられ、他のトランスコンダクタンスアンプにお ける第 2の電流出力と第 1の電流出力との差を第 2の電流出力として出力する第 5の 電流回路と、
を有することとしてもよい。
[0043] さらに、前記同相電流発生部は、第 3の電圧信号がベースまたはゲートに供給され た第 7の電圧電流変換素子を備え、前記同相電流として前記第 3の電圧信号に応じ たバイアス電流を含む同相電流を出力するとしてもよ!/、。
[0044] また、前記第 1の電流回路が前記第 2の電流回路に供給するリファレンス電流に加 算される第 1のバイアス電流を発生する第 1のバイアス電流発生素子と、
前記第 1の電流回路が前記第 3の電流回路に供給するリファレンス電流に加算され る第 2のノ ィァス電流を発生する第 2のバイアス電流発生素子と、
を有するとしてもよい。
[0045] 本発明のフィルタ回路は上記のトランスコンダクタンスアンプを用いて構成された一 次のフィルタ回路であって、
前記トランスコンダクタンスアンプと容量力 なり、第 1および第 2のトランスコンダクタ ンスアンプにより構成され、第 1のトランスコンダクタンスアンプの出力端子および反 転出力端子のそれぞれは、第 2のトランスコンダクタンスアンプの入力端子および反 転入力端子に接続されるとともに容量を介して接地され、第 2のトランスコンダクタンス アンプの出力端子および反転出力端子は第 2のトランスコンダクタンスアンプの反転 入力端子および入力端子に接続される。
[0046] 本発明の他の形態によるフィルタ回路は上記のトランスコンダクタンスアンプを用い て構成された 4次のフィルタ回路であって、
第 1ないし第 4のトランスコンダクタンスアンプにより構成され、第 1のトランスコンダク タンスアンプの出力端子および反転出力端子のそれぞれは、第 2のトランスコンダク タンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接 地され、該第 2のトランスコンダクタンスアンプの出力端子および反転出力端子のそ れぞれは、第 2のトランスコンダクタンスアンプの入力端子および反転入力端子に接 続されるとともに容量を介して接地され、該第 3のトランスコンダクタンスアンプの出力 端子および反転出力端子は該第 3のトランスコンダクタンスアンプの反転入力端子お よび入力端子に接続され、第 4のトランスコンダクタンスアンプの入力端子および反転 入力端子は第 2のトランスコンダクタンスアンプの出力端子および反転出力端子と接 続され、第 4のトランスコンダクタンスアンプの出力端子および反転出力端子は第 2の トランスコンダクタンスアンプの反転入力端子および入力端子と接続される。
[0047] 本発明のさらに他の形態によるフィルタ回路は上記の一次のフィルタ回路 1個と、上 記の 4次のフィルタ回路 2個が直列に接続される。
[0048] 本発明による電圧発生回路は、上記のトランスコンダクタンスアンプを用いて構成さ れた電圧発生回路であって、
前記トランスコンダクタンスアンプは、出力端子および反転出力端子が反転入力端 子および入力端子に接続され、
前記トランスコンダクタンスアンプの一方の出力部を交流的に接地する容量を有す ることを特徴とする。
[0049] 本発明の他の形態による電圧発生回路は、上記のトランスコンダクタンスアンプを 用いて構成された電圧発生回路であって、
第 1および第 2のトランスコンダクタンスアンプおよび容量力 構成され、第 1のトラン スコンダクタンスアンプの出力端子および反転出力端子は第 2のトランスコンダクタン スアンプの入力端子および反転入力端子に接続されるとともに第 1のトランスコンダク タンスアンプの反転入力端子および入力端子に接続され、第 1のトランスコンダクタン スアンプの入力端子および反転入力端子はそれぞれ容量を介して入力に接続され、 第 2のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは出 力とされることを特徴とする電圧発生回路。
[0050] 本発明の電流制御発振器は、上記の電圧発生回路を用いて構成された電流制御 発振器であって、
電源と接地間に直列に設けられた複数の抵抗と、
前記複数の抵抗と前記電圧発生回路の入力との間に設けられ、前記複数の抵抗 により分圧された電圧を選択的に前記電圧発生回路の入力とするスィッチ群と、 前記直列に設けられた複数の抵抗の端部電圧と前記電圧発生回路出力とを比較 する第 1および第 2のコンパレータと、
前記第 1および第 2のコンパレータ出力により状態が変化し、その出力が発振周波 数とされるとともに前記スィッチ群の切替制御信号とされるフリップフロップと、を有す る。
[0051] 本発明の PLL回路は上記の電流制御発振器を用いて構成された PLL回路であつ て、
電流制御信号により発信周波数が制御される電流制御発振器と、
基準周波数信号と前記電流制御発振器出力とを入力し、これらの位相差に応じた 信号を出力する位相検出器と、
前記位相検出器出力を電流に変換して前記電流制御発振器の制御信号入力端 子へ供給する電圧電流変換器とを有する。
[0052] 上記のように構成される本発明においては、同相電流発生回路では同相成分の電 流だけが出力される。この同相成分の電流を第 1の電流ミラー回路で分配し、各電圧 電流変換素子の出力から差し引くことにより、各出力を差動成分の電流だけとする。 この場合、各出力には第 1の電流ミラー回路で生じる同相成分に依存した量の誤差 成分が加わるが、これらの誤差成分は、第 2の電流ミラー回路および第 3の電流ミラ 一回路によって除去される。
[0053] 本発明の他の形態によるトランスコンダクタンスアンプは入力された第 1の入力電圧 信号と第 2の入力電圧信号との差に比例した第 1の出力電圧信号および第 2の出力 電圧信号を第 1および第 2の出力段よりそれぞれ出力するトランスコンダクタンスアン プにおいて、 前記第 1の出力電圧信号および第 2の出力電圧信号の同相成分を出力する帰還 信号出力端子と、
前記第 1および第 2の出力段のそれぞれに対して設けられた、
帰還信号入力端子と、
リファレンス信号入力端子と、
前記帰還信号入力端子への入力信号およびリファレンス信号入力端子への入力 信号に応じて前記第 1の出力電圧信号または第 2の出力電圧信号を制御する帰還 信号伝達手段と、を具備し、
前記帰還信号伝達手段が各出力段に接続されることを特徴とする。
[0054] この場合、前記帰還信号伝達手段が、
出力部が前記出力段に接続された電流ミラー回路と、
制御端子が前記帰還信号入力端子と接続された第 1導電型の第 1のトランジスタと 制御端子が前記リファレンス信号入力端子に接続され、前記第 1のトランジスタとと もに前記電流ミラー回路のリファレンス電流を決定する第 2導電型の第 2のトランジス タと、
力もなるとしてもよい。
[0055] 本発明の第 2の形態によるトランスコンダクタンスアンプは、入力された第 1の入力 電圧信号と第 2の入力電圧信号との差に比例した第 1の出力電圧信号および第 2の 出力電圧信号を第 1および第 2の出力段よりそれぞれ出力するトランスコンダクタンス アンプにおいて、
前記第 1の出力電圧信号および第 2の出力電圧信号の同相成分を出力する帰還 信号出力端子と、
前記第 1および第 2の出力段のそれぞれを所定のバイアス状態とするリファレンス信 号が入力されるリファレンス信号入力端子と、
前記第 1および第 2の出力段のそれぞれに対して設けられた、
帰還信号入力端子と、
前記帰還信号入力端子への入力信号およびリファレンス信号入力端子への入力 信号に応じて第 1の出力電圧信号または第 2の出力電圧信号を制御する帰還信号 伝達手段と、を具備し、
前記帰還信号伝達手段が各出力段に接続されることを特徴とする。
[0056] この場合、前記帰還信号伝達手段が、
出力部が前記出力段に接続された電流ミラー回路と、
制御端子が前記帰還信号入力端子と接続された第 1導電型の第 1のトランジスタと 制御端子に前記第 1の入力電圧信号または前記第 1の入力電圧信号が入力され、 前記第 1のトランジスタとともに前記電流ミラー回路のリファレンス電流を決定する第 2 導電型の第 2のトランジスタと、
力もなるとしてもよい。
[0057] また、前記帰還信号伝達手段が、制御端子が前記帰還信号入力端子と接続され、 出力部が前記出力段に接続されたトランジスタであるとしてもよい。
[0058] 本発明のフィルタ回路は上記のトランスコンダクタンスアンプを用いて構成された一 次のフィルタ回路であって、
前記トランスコンダクタンスアンプと容量力 なり、第 1および第 2のトランスコンダクタ ンスアンプにより構成され、第 1のトランスコンダクタンスアンプの出力端子および反 転出力端子のそれぞれは、第 2のトランスコンダクタンスアンプの入力端子および反 転入力端子に接続されるとともに容量を介して接地され、第 2のトランスコンダクタンス アンプの出力端子および反転出力端子は第 2のトランスコンダクタンスアンプの反転 入力端子および入力端子に接続される。
[0059] 本発明の他の形態によるフィルタ回路は上記のトランスコンダクタンスアンプを用い て構成された 4次のフィルタ回路であって、
第 1ないし第 4のトランスコンダクタンスアンプにより構成され、第 1のトランスコンダク タンスアンプの出力端子および反転出力端子のそれぞれは、第 2のトランスコンダク タンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接 地され、該第 2のトランスコンダクタンスアンプの出力端子および反転出力端子のそ れぞれは、第 2のトランスコンダクタンスアンプの入力端子および反転入力端子に接 続されるとともに容量を介して接地され、該第 3のトランスコンダクタンスアンプの出力 端子および反転出力端子は該第 3のトランスコンダクタンスアンプの反転入力端子お よび入力端子に接続され、第 4のトランスコンダクタンスアンプの入力端子および反転 入力端子は第 2のトランスコンダクタンスアンプの出力端子および反転出力端子と接 続され、第 4のトランスコンダクタンスアンプの出力端子および反転出力端子は第 2の トランスコンダクタンスアンプの反転入力端子および入力端子と接続される。
[0060] 本発明のさらに他の形態によるフィルタ回路は上記の一次のフィルタ回路 1個と、上 記の 4次のフィルタ回路 2個が直列に接続される。
[0061] 本発明の電圧発生回路は、上記のいずれか〖こ記載のトランスコンダクタンスアンプ を用いて構成された電圧発生回路であって、
バイアス電流を発生させて相互コンダクタンスを変化させるための制御信号入力端 子として帰還信号入力端子が用いられ、
出力電流を交流的に接地する容量を備えることを特徴とする。
[0062] 本発明の電流制御発振器は、上記の電圧発生回路を用いて構成された電流制御 発振器であって、
電源と接地間に直列に設けられた複数の抵抗と、
前記複数の抵抗と前記電圧発生回路の入力との間に設けられ、前記複数の抵抗 により分圧された電圧を選択的に前記電圧発生回路の入力とするスィッチ群と、 前記直列に設けられた複数の抵抗の端部電圧と前記電圧発生回路出力とを比較 する第 1および第 2のコンパレータと、
前記第 1および第 2のコンパレータ出力により状態が変化し、その出力が発振周波 数とされるとともに前記スィッチ群の切替制御信号とされるフリップフロップと、を有す る。
[0063] 本発明の PLL回路は、上記の電流制御発振器を用いて構成された PLL回路であ つて、
電流制御信号により発信周波数が制御される電流制御発振器と、
基準周波数信号と前記電流制御発振器出力とを入力し、これらの位相差に応じた 信号を出力する位相検出器と、 前記位相検出器出力を電流に変換して前記電流制御発振器の制御信号入力端 子へ供給する電圧電流変換器とを有する。
発明の効果
[0064] 本発明では同相成分の利得が低減された出力とすることができるため、十分な振 幅を得ることができるとともに設計の自由度を高くすることができる効果がある。
[0065] また、上記のように構成される本発明においては、出力段には帰還信号伝達手段、 具体的には電流ミラー回路またはトランジスタの出力部のみが接続されるので、トラン スコンダクタンスアンプの出力段を構成するトランジスタ以外には、 1つのトランジスタ のみが接続されることとなる。このため、従来よりも接続されるトランジスタの個数が減 り、 OTAとしての特性の劣化が抑制された CMFB回路を備えた OTAが実現できる。 図面の簡単な説明
[0066] [図 1]トランスコンダクタンスアンプの基本構成を示す図である。
[図 2]相互コンダクタンス G が制御される OTAでありデジエネレイテッド差動型の OT
Aの具体的な構成を示す回路図である。
[図 3a]擬似差動入力型の OTAの構成を示す回路図である。
[図 3b]擬似差動入力型の OTAの出力段の構成を示す等価回路図である。
[図 4]図 3に示した擬似差動入力型の OTAを機能ブロックにて示した図である。
[図 5a]CMFB回路の構成を概念的に示すブロック図である。
[図 5b]CMFB回路の具体的な構成を示す回路図である。
[図 5c]CMFB回路の使用例を示すブロック図である。
[図 6]本発明による第 1の実施の形態の構成を示す等価回路図である。
[図 7]本発明による第 1の実施の形態の構成を示す回路図である。
[図 8]本発明による第 1の実施の形態の効果を説明するための図である。
[図 9]本発明による第 1の実施の形態の効果を説明するための図である。
[図 10]本発明による第 1の実施の形態の効果を説明するための図である。
[図 11]本発明による第 1の実施の形態の効果を説明するための図である。
[図 12]本発明による第 1の実施の形態の効果を説明するための図である。
[図 13]本発明による第 1の実施の形態の効果を説明するための図である。 圆 14]本発明による第 1の実施の形態の効果を説明するための図である。
圆 15]本発明による第 1の実施の形態の効果を説明するための図である。
圆 16]本発明による第 1の実施の形態の効果を説明するための図である。
圆 17]本発明による第 1の実施の形態の第 1の変形例を示す回路図である。
圆 18]本発明による第 1の実施の形態の第 2の変形例を示す回路図である。
圆 19]本発明による第 2の実施の形態の構成を示す等価回路図である。
圆 20]本発明による第 2の実施の形態の構成を示す回路図である。
圆 21]本発明による第 3の実施の形態の構成を示す等価回路である。
圆 22]本発明による第 4の実施の形態の構成を示す等価回路図である。
圆 23]本発明による第 4の実施の形態の構成を示す回路図である。
圆 24]本発明による第 5の実施の形態の構成を示す回路図である。
圆 25]本発明による第 6の実施の形態の構成を示す回路図である。
圆 26]本発明による第 7の実施の形態の構成を示す回路図である。
圆 27]本発明による第 8の実施の形態の構成を示す回路図である。
圆 28]本発明による第 9の実施の形態の構成を示す回路図である。
圆 29a]本発明による第 10の実施の形態を示す図である。
[図 29b]図 29a中の一次フィルタ 241の構成を示す回路図である。
[図 29c]図 29a中の 4次フィルタ 242、 243の構成を示す回路図である。
圆 30a]本発明による第 11の実施の形態の PLL回路構成を示すブロック図である。
[図 30b]図 30a中の電流制御発振器 255の構成を示す回路図である。
圆 30c]図 30bに示される比較電圧発生回路 257の構成を具体的に示す回路図であ る。
圆 31]本発明による第 12の実施形態の構成を示す回路図である。
圆 32]本発明による第 13の実施形態の構成を示す回路図である。
圆 33]本発明による第 14の実施形態の構成を示す回路図である。
[図 34a]本発明による第 15の実施の形態のフィルタ構成を示すブロック図である。
[図 34b]図 34a中の一次フィルタ 241の構成を示す回路図である。
[図 34c]図 34a中の 4次フィルタ 242、 243の構成を示す回路図である。 圆 35a]本発明による第 16の実施の形態の PLL回路構成を示 図である。
[図 35b]図 35a中の電流制御発振器 255の構成を示す回路図である
符号の説明
[0067] 101 第 1の電圧電流変換素子
102 第 2の電圧電流変換素子
103 第 3の電圧電流変換素子
104 第 4の電圧電流変換素子
105 第 5の電圧電流変換素子
106 第 6の電圧電流変換素子
107 同相電流発生部
108 回路
109 回路
110 回路
M 、 M 、 M 、 M 、 M 、 M M 、M 、M 、M n— mosトブンジスタ
03A 3A 3B 5B 7B
M 、 M 、 M 、 M 、 M 、 M 、 p— mosトランジスタ
04A 4A 8A 04 4B 8B
発明を実施するための最良の形態
[0068] 次に、本発明の実施の形態について図面を参照して説明する。
[0069] (第 1の実施の形態）
図 6および図 7は本発明による第 1の実施の形態の構成を示す図であり、図 6は等価 回路、図 7は回路図である。
[0070] 本実施の形態は、図 6の等価回路に示されるように、第 1〜第 6の電圧電流変換素 子 101〜106、同相電流発生部 107、第 1〜第 3の電流ミラー回路 108〜： L 10により 構成されている。
[0071] 図 6の構成を図 7に示される具体的な回路に置き換えると、第 1〜第 6の電圧電流変 換素子 101〜106は n— mosトランジスタ M 、 M 、 M 、 M 、 M 、 M 、により構
IF 1C IB IE ID 1A 成されている。第 1の電流ミラー回路は p— mosトランジスタ M 〜M により構成され
2A 2F
ている。第 2の電流ミラー回路は n— mosトランジスタ M 、M により構成され、第 3の
3C 3D
電流ミラー回路は n— mosトランジスタ M 、M により構成されている。また、同相電
3A 3B 流発生部 107は第 2の電圧電流変換素子 102 (M )および第 5の電圧電流変換素 子 105 (M )より構成されている。
[0072] トランジスタの大きさについていうと、第 1の実施の形態においては、トランジスタ M
〜M の各トランジスタの大きさは同じとしている力 トランジスタ M 〜M はトランジ スタ M 〜M と異なる大きさであってもよい。また、トランジスタ M 、M は異なる大 きさであってもよい。なお、トランジスタ M 〜M の各トランジスタの大きさは、下記に 示す変形例のように目的に応じて異なる大きさに変更してもよい。
[0073] p— mosトランジスタ M 〜M のソースおよびゲートは共通とされ、ソースは電源に 接続されている。 p— mosトランジスタ M 〜M の各ドレインは、 n— mosトランジスタ
M 、M 、M 、M 、M 、M の各ドレインに接続されている。 n— mosトランジスタ
M 〜M 、M 〜M のソースは接地されている。第 2の電流ミラー回路を構成する n— mosトランジスタ M 、M のドレインは p— mosトランジスタ M 、M のドレインに 接続され、ゲートは共通に n— mosトランジスタ M のドレインに接続されている。第 3 の電流ミラー回路を構成する n— mosトランジスタ M 、M のドレインは p— mosトラ ンジスタ M 、M のドレインに接続され、ゲートは共通に n— mosトランジスタ M のド レインに接続されている。同相電流発生部 107を構成する n— mosトランジスタ M 、
M の各ゲートは n— mosトランジスタ M 、 M の各ゲートとそれぞれ接続され、ドレ インは p— mosトランジスタ M 〜M の各ゲートに共通に接続されている。
[0074] なお、ドレイン、ゲート、ソースがそれぞれ接続されているトランジスタ、例えば、 P- mosトランジスタ M と M は、図 7に示すように別々に設けることも可能である力 大 きさを 2倍にして 1つとすることも可能である。 p— mosトランジスタ M と M を 1つとし た場合には第 1の電流ミラー回路は 5個の p— mosトランジスタにより構成されることと なる。
[0075] 上記のように構成される回路において、信号電圧 Vおよび Vは、第 1〜第 6の電圧 電流変換素子によって電流に変換される。同相電流発生回路 107は入力信号の同 相成分に比例した電流を出力する。第 1の電流ミラー回路はこの同相成分に比例し た電流の特性を反転し、第 1、第 3、第 4、第 6の電圧電流変換素子の出力から差し 引く。この減算された信号のうち、一方は第 2および第 3の電流ミラー回路で電流の 極性が反転されて他方から差し引かれ、出力 I 、1
OUT1 OUT2が得られる。
[0076] 本実施の形態において、信号電圧 Vおよび Vに対応して電圧電流変換された信 a b
号は、同相成分の電流と差動成分の電流が加算されている。同相電流発生回路で は、第 2、第 5の電圧電流変換素子の出力が短絡されているために差動成分の電流 が除去され、同相成分の電流だけが出力される。この同相成分の電流を第 1の電流 ミラー回路で分配し、第 1、第 4、第 3、第 6の電圧電流変換素子の出力から差し引く ことにより、各出力を差動成分の電流だけとする。し力しながら、一般的にトランジスタ で構成された回路は、トランジスタの出カコンダクタンスが有限であり、このため、本 実施の形態における第 1の電流ミラー回路の出力には同相成分の電流の他に同相 成分に依存した量の誤差成分が加わってしまう。これにより、第 1、第 4、第 3、第 6の 電圧電流変換素子の出力にはすべて同じ量の誤差成分が加わってしまう。本実施 の形態では、第 1、第 4の電圧電流変換素子の出力に含まれる誤差成分は、第 2の 電流ミラー回路によって除去され、第 3、第 6の電圧電流変換素子の出力に含まれる 誤差成分は、第 3の電流ミラー回路によって除去され、これら除去された出力をそれ ぞれ出力 I
OUT1、出力 I
OUT2とする。従って、本実施の形態では同相成分に起因する誤 差成分を低減することができ十分な振幅を得ることが可能となる。
[0077] 上記の効果を同相成分の利得を計算することにより説明する。
[0078] まず、ダイオードモデルについて解析する。図 8は n—mosトランジスタ、 P—mosト ランジスタの等価回路であり、電流の関係は以下の（1)式で表される。
[0079] [数 1]
- gov X - Smvx + Ix = 0
1
ここで、 g、 gは、それぞれトランジスタの相互コンダクタンス、出カコンダクタンスを m 0
表している。以降特に断らない限り、トランジスタの相互コンダクタンス、出カコンダク タンスは g、 gに添え字を付力！]して表す。
m 0
[0080] 図 9はダイオード付加からなるソース接地回路の等化回路であり、入力電圧 Vと出力 電圧 v。の関係は以下の（2)式で表される。
[0081] [数 2] gm\vi + golvo + (gm2 + g02 )vo = 0
Figure imgf000024_0001
図 10は、図 3に示した回路の片側部分のみを示す回路図、図 11はその等価回路図 である。
[0082] 図 10に示す回路において、入力（同相入力） Vと出力 V との関係は、下記に示す (
i 01
3)式のように表される。
[0083] [数 3]
Figure imgf000024_0002
ここで、 g は M 、M の相互コンダクタンスを、 g は M 、M の相互コンダクタン ml 1A 01A m2 2A 02A スをそれぞれ表し、 g は M 、M の出カコンダクタンスを、 g は M 、M の出力コ
01 1A 01A 02 2A 02A ンダクタンスをそれぞれ表してレ、る。
[0084] 図 11に示す等価回路と (3)式より、式を展開して利得を導出する。
[0085] [数 4]
gn,lVi + Sm2Vol + golVo2 + g02Vo2 = ^
Figure imgf000025_0001
ここで、一般的にトランジスタの相互コンダクタンス gは出カコンダクタンス gの 10〜
m
100倍以上大きいため、 g 》gとして (4)式はを簡略ィ匕すると、次のように表される。
m
[数 5]
^L —^L (5)
V, gm 2 以上より、図 3に示した例では、トランジスタ M 、 M 、 M 、 M の相互コンダクタン
1A 01A 2A 02A
ス g 、g の値を等しく選ぶと、（5)式より、入力信号に対する出力の同相利得はおよ ml m2
そ— 1倍となる。また、仮に（2)式が— ΙΖΙΟとなるようにトランジスタ M 、M 、M 、
1A 01A 2A
M の相互コンダクタンス g 、 g の値を選ぶとすると、相互コンダクタンス gはトラン
02A ml m2 m
ジスタの大きさに比例するため、 p— chトランジスタと n—chトランジスタの形状を 1： 1 0とする必要がある。トランジスタの大きさは、電源電圧の低下、ノイズマージン、トラン ジスタ性能のばらつき等を考慮に入れて決定される力 さらに上記のような比とするこ とが条件とされることでさらに設計が困難なものとなる。
次に、本実施の形態の OTAについて解析する。図 12は図 7に示した回路の片側部 分のみを示す回路図である。解析のために、トランジスタ M 、M のトランジスタを図
2C 3B
13に示すように負荷 Z 、Z とおく。 [0088] まず、 v を導出する。（2)式の導出と同様に図 14に示す等価回路について考えると ol
入出力の関係は次のようになる。
[0089] [数 6] v„ =―
Figure imgf000026_0001
次に、 v を導出する。 Z を用いた図 15に示す等価回路について考えると入出力の ο2 Μ3
関係は次のようになる。
[0090] [数 7] d m\ Sm2
0 = Sm\vi - νί + (gm3 + g。3 )v。2 + 8οΙνο2 + go2vo2
Figure imgf000026_0002
次に、上記のようにして求めた v v を用いて v を導出する。等価回路は図 16 ol o2 o3
示すものとなり、入出力の関係は次のようになる。
[0091] [数 8]
0 = gm\Vi + gm3vo2 + gm2vo + golvo3 + go2v。3 + go3vo
0 =
Figure imgf000027_0001
+ {So\ + So2 + Sol)vo2
Figure imgf000027_0002
g +g = Aとおいて、
[0092] [数 9]
0 = 1+ A + gm2 8m2 gm]Vi+(A + go3)voi
g03 + Sm3 A + gm2
1+ ~ASm3 Sm2 gmlv, +(^ + go3)vo3
(A + Sm2)(A + 8oi +gm3) + g/«2ソ A1 + Ago3 + Agm3 + Agm2 + gm2g03 + SmlSm ― ASm3一 ASm2一 Sm28o3一 Sm2Sm3
{^ + gm2){A + go + gm2)
Figure imgf000027_0003
Aを代入すると以下のようになる。
[0093] [数 10]
Figure imgf000027_0004
g +g «g , g +g +g «g とすると、
ol o2 m2 ol o2 o3 m3
[0094] [数 11]
Figure imgf000028_0001
[0095] [数 12]
Figure imgf000028_0002
ここで、 g 、 g 、 g はトランジスタ M , M , M 、M , M , M 、M , M の相 ml m2 m3 1A IB 1C 2A 2B 2C 3A 3B 互コンダクタンスを表し、 g 、 g 、 g はトランジスタ M , M , M 、 M , M , M 、
01 02 03 1A IB 1C 2A 2B 2C
M , M の出カコンダクタンスを表している。一般にトランジスタの相互コンダクタン
3A 3B
スは出カコンダクタンスに比べて 10〜： L00倍以上大きいため、（9)式は、（10)式の ように簡略ィ匕することができる。
[0096] ここで、本実施の形態の回路と図 3を用いて説明した従来技術との比較をするため に、図 3のトランジスタと図 7のトランジスタの g 、g を同一とし、（4)式と（8)式の比を
ml m2
とると次のようになる。
[0097] [数 13]
Figure imgf000028_0003
[0098] [数 14]
Figure imgf000029_0001
(11)式から明らかなように、トランジスタの相互コンダクタンス gが出カコンダクタン m
ス gに比べて 10〜： LOO倍以上大きいとすると、同相成分の利得を 1Z5〜1Z50に 低減することができることが分かる。したがって、本実施の形態の回路構成を用いた 場合には、同相利得によるトランジスタ大きさの制限を意識することなく設計を行うこと ができ、設計の自由度が向上する。
[0099] なお、本実施の形態において、回路を構成するトランジスタは p—mosトランジスタ、 n—mosトランジスタにより構成するものとして説明したが、 JFET、バイポーラトランジ スタ、により構成することとしてもよい。また、図 7に示される p—mosトランジスタを n— mosトランジスタとし、 n—mosトランジスタを p—mosトランジスタとしてもよい。他の実 施の形態についても同様である。
[0100] (第 1の実施の形態の変形例 1)
図 17は第 1の実施の形態の変形例を示す回路図である。図 17において第 1の実施 の形態と異なる点は、同相電流発生部を構成する第 2の電圧電流変換素子と第 5の 電圧電流変換素子を他の電圧電流変換素子よりも小さくしている点である。ここでは 、トランジスタ M と M のトランジスタの大きさ（=W/L)を aとし、トランジスタ M 、M
、M 、M の大きさを 2aとしている。トランジスタ M , M , M 、M の大きさはトラ
IE IF 3A 3B 3C 3D
ンジスタ M 、 M 、トランジスタ M 、 M 、 M 、 M とは無関係に決められるがここで
1C ID 1A IB IE 1F
は 2aとしている。
[0101] また、第 1の電流ミラー回路を構成するトランジスタ M 、M の大きさも同様に aで
2C 2D
あり、トランジスタ M 、M ， M ， M の大きさは 2aである。すなわち、同相電流発生
2A 2B 2E 2F
回路を構成するトランジスタ M 、M の大きさと他の電圧電流変換素子であるトラン
1C 1D
ジスタ M 、M 、M 、M の大きさの比を 1 : 2とし、第 1のミラー回路のうちトランジス
1A IB IE 1F
タ M 、 M と接続するトランジスタ M 、 M の大きさと、他のトランジスタ M 、 M ， M
1C ID 2C 2D 2A 2B
, M の大きさの比も同様に 1 : 2となるように構成している。 [0102] このような構成により、同相電流発生部 107を流れる電流を小さくすることができ、 入力インピーダンスを低減することが可能となる。また、出力段を構成するトランジスタ (M , M , M , M , M , M )に関わらないトランジスタを小さくすることにより消
1A 2A 3A IF 2F 3D
費電力を低減することができる。
[0103] また、本実施例では（トランジスタ M 、M ) : (トランジスタ M 、M 、M 、M 、M
1C ID 1A IB IE IF
, M , M 、M )の大きさの比を 1 : 2とした力 l :n(n> l)であればどのような大き
3A 3B 3C 3D
さで構成してもよい。また M , M , M 、M の大きさは無関係に設定可能である。
3A 3B 3C 3D
[0104] (第 1の実施の形態の変形例 2)
図 18は第 1の実施の形態の変形例を示す回路図である。図 18において第 1の実施 の形態と異なる点は、トランジスタ M 、M 、M 、M の大きさを aとし、トランジスタ
1C IB ID 1E
M 、M の大きさを 2aとしてこれらの比が 1 : 2となるものとし、トランジスタ M 、M の
1A IF 3B 3C 大きさを bとし、とトランジスタ M 、M の大きさを 2bとしてこれらの比が 1 : 2となるもの
3A 3D
とし、トランジスタ M 、 M 、 M , M の大きさを cとし、トランジスタ M 、 M の大きさ
2C 2D 2B 2E 2A 2F を 2cとしてこれらの比が 1： 2となるように構成して!/、る。
[0105] このような構成により、一部のトランジスタの面積の縮小を図れるため、第 1の実施の 形態と同様の効果を有しつつ、全体の回路面積を小さくできるという効果を得ること ができる。また、本実施例では大きさの比を 2 : 1としたが、第 1の実施の形態の変形 例 1と同様に η: 1 (η> 1)とすることもでき、トランジスタの大きさについても同様に変 ィ匕させることができる。
[0106] なお、 n—mosトランジスタとしてノイズ低減に効果があるゥエル分離型を用いてもよ い。
[0107] 以上のトランジスタに関する内容は、以下に説明する各実施の形態においても同 様である。
[0108] (第 2の実施の形態）
図 19および図 20は本発明による第 2の実施の形態の構成を示す図であり、図 19は 等価回路、図 20は回路図である。
[0109] 本実施の形態は、第 1の実施の形態の同相電流発生部 107に第 7の電圧電流変 換素子 401を設けて同相電流発生部 107'としたものである。第 7の電圧電流変換素 子 401は図 20に具体的に示す回路図では、ソース接地された n— mosトランジスタ M となる。 n—mosトランジスタ Mのドレインは p—mosトランジスタ M 〜M の各ゲー
4 4 2A 2F トに共通に接続され、ゲートにはバイアス電圧 Vが入力されている。
[0110] 第 1の実施の形態の場合、第 1の電流ミラー回路 108の出力電流に含まれる誤差 成分が非常に小さな場合には、トランジスタ M 〜M を流れる電流とトランジスタ M
2A 2F 1A
〜M を流れる電流とがほとんど同一となる。この状態では第 2の電流ミラー回路 109
1F
、第 3の電流ミラー回路 110を構成するトランジスタ M 〜M にバイアス電流が流れ
3A 3D
ないこととなり、信号の半波だけにトランジスタ M 〜M に電流が流れることとなり、
3A 3D
信号に損失が生じる。
[0111] 本実施の形態においては、第 1の電流ミラー回路 108の入力に第 7の電圧電流変 換素子を設けて第 1の電流ミラー回路 108の入力に信号とは無関係な直流電圧 Vを 供給することにより、トランジスタ M 〜M を流れる電流がトランジスタ M 〜M を流
2A 2F 1A 1F れる電流よりも常に大きなものとすることができる。ここでいう直流電圧 Vcは接地点か ら電源電圧までの値であればどの大きさの電圧を与えてもよい。この結果、第 2の電 流ミラー回路 109、第 3の電流ミラー回路 110を構成するトランジスタ M 〜M にバ
3A 3D ィァス電流が流れにく!、と 、う問題を解決することができ、差動信号を半波だけでなく 全波処理することができ、信号に損失が生じに《なる。
[0112] (第 3の実施の形態）
図 21は本発明による第 3の実施の形態の構成を示す等価回路である。
[0113] 本実施の形態は、図 6に示した第 1の実施の形態の第 1〜第 6の電圧電流変換素 子 101〜106、同相電流発生部 107、第 1〜第 3の電流ミラー回路 108〜： L 10により 構成される OTAにカ卩えて、これと同じ構成の OTAを設けた構成としたものである。第 7〜第 12の電圧電流変換素子 101 '〜106'、同相電流発生部 107'、第 5〜第 7の 電流ミラー回路 108'〜110'のそれぞれは、第 1〜第 6の電圧電流変換素子 101〜 106、同相電流発生部 107、第 1〜第 3の電流ミラー回路 108〜110と同様に動作 するものである。
[0114] 本実施の形態において、 I を出力する OTAの第 3の電流ミラー回路 110と出力
OUT1
の間には第 4の電流ミラー回路 601が設けられ、 I を出力する OTAの第 6の電流ミ
OUT2 ラー回路 109'と出力の間には第 8の電流ミラー回路 601 'が設けられ、各電流ミラー 回路により同相成分が除去されるため、さらに同相利得低減効果が向上したものとな つている。
[0115] (第 4の実施の形態）
図 22および図 23は本発明による第 4の実施の形態の構成を示す図であり、図 22は 等価回路、図 23は回路図である。
[0116] 本実施の形態は、第 1の実施の形態に第 8の電圧電流変換素子 701、第 9の電圧 電流変換素子 702を設けたものである。第 8の電圧電流変換素子 701、第 9の電圧 電流変換素子 702は図 23に具体的に示す回路図では、 p— mosトランジスタ M 、 M
4B として示される。 p— mosトランジスタ M は、ソースが電源に接続され、ドレインが第
4A 4B
2の電流ミラー回路を構成する M 、M のゲートに接続され、 p— mosトランジスタ M
3C 3D
は、ソースが電源に接続され、ドレインが第 3の電流ミラー回路を構成する M 、 M
4A 3A 3B のゲートに接続されている。 p— mosトランジスタ M 、M のゲートにはバイアス電圧
4B 4A
Vが入力されている。
[0117] 上述したように、第 1の実施の形態の場合、第 1の電流ミラー回路 108の出力電流 に含まれる誤差成分が非常に小さな場合には、第 2の電流ミラー回路 109、第 3の電 流ミラー回路 110を構成するトランジスタ M 〜M にバイアス電流が流れないことと
3A 3D
なり、信号の半波だけにトランジスタ M 〜M に電流が流れることとなり、信号に損
3A 3D
失が生じる。
[0118] 本実施の形態においては、第 2の電流ミラー回路 109、第 3の電流ミラー回路 110 の入力に第 8の電圧電流変換素子 701、第 9の電圧電流変換素子 702を設けて第 2 の電流ミラー回路 109、第 3の電流ミラー回路 110の入力に信号とは無関係な直流 電圧 Vを供給することにより、第 2の電流ミラー回路 109、第 3の電流ミラー回路 110 を構成するトランジスタ M 〜M にバイアス電流が流れないという問題を改善するこ
3A 3D
とができ、差動信号を半波だけでなく全波処理することができ、信号に損失が生じに くくなる。
[0119] (第 5の実施の形態）
図 24は本発明による第 5の実施の形態の構成を示す回路図である。 [0120] 本実施の形態は、図 7に示した第 1の実施の形態において p—mosトランジスタ M
2A
〜M により構成されていた第 1の電流ミラー回路 108について、 p—mosトランジス
2F
タ M 〜M と同じ構成の p— mosトランジスタ M ，〜M ，を電源との間に設けて二
2A 2F 2A 2F
段構成とし、第 1の電流ミラー回路 108'としたものである。
[0121] 近年のトランジスタには、閾値電圧が低いものが開発されており、本実施の形態は このようなトランジスタを第 1の電流ミラー回路を構成するトランジスタとして使用するも のである。トランジスタを二段構成とすることにより、電源電圧に占める振幅幅の割合 が低くなるものの、出力インピーダンスを高くすることができ、増幅精度が向上される。
[0122] (第 6の実施の形態）
図 25は本発明による第 6の実施の形態の構成を示す回路図である。
[0123] 本実施の形態も第 5の実施の形態と同様に閾値電圧の低いトランジスタを使用する ことを前提とするものである。
[0124] 本実施の形態は、図 7に示した第 1の実施の形態において n—mosトランジスタ M
3C
、 M により構成されていた第 2の電流ミラー回路 109および n— mosトランジスタ M
3D 3A
、 M により構成されていた第 3の電流ミラー回路 110について、 n—mosトランジスタ
3B
M 、 M および n— mosトランジスタ M 、 M と同じ構成の n— mosトランジスタ M
3C 3D 3A 3B 3C
'、Μ ，および n—mosトランジスタ Μ '、Μ ，を接地との間に設けて二段構成とし、
3D 3Α 3Β
第 2の電流ミラー回路 109'および第 3の電流ミラー回路 110'としたものである。本実 施の形態においても第 5の実施の形態と同様に増幅精度が向上される。
[0125] (第 7の実施の形態）
図 26は本発明による第 7の実施の形態の構成を示す回路図である。
[0126] 本実施の形態は図 24に示した第 5の実施の形態と図 25に示した第 6の実施の形態 を組み合わせたもので、図 7に示した第 1の電流ミラー回路 108を図 24に示した電流 ミラー回路 108'とし、図 7に示した第 2の電流ミラー回路 109および第 3の電流ミラー 回路 110を図 25に示した第 2の電流ミラー回路 109'および第 3の電流ミラー回路 11 0，としたものである。本実施の形態においては第 5の実施の形態の効果と第 6の実施 の形態の効果が相乗されたものとすることができる。
[0127] なお、上述した第 5ないし第 7の実施例において、各電流ミラー回路を二段構成と する例について説明した力 しきい値電圧の低下に応じてさらに多段の構成とするこ ともでき、このような構成としても当然よい。
[0128] (第 8の実施の形態）
図 27は本発明による第 8の実施の形態の構成を示す回路図である。
[0129] 本実施の形態は、図 10に示した第 2の実施の形態において n—mosトランジスタに て構成されていた、第 7の電圧電流変換素子 401、第 2の電流ミラー回路 109および 第 3の電流ミラー回路 110を p—mosトランジスタにて構成される第 7の電圧電流変換 素子 401 '、第 2の電流ミラー回路 109'および第 3の電流ミラー回路 110'としたもの である。
[0130] 第 7の電圧電流変換素子 401，である p—mosトランジスタ M "は、ゲートにはバイァ
4
ス電流を作るための直流電圧 Vが印加され、ソースが電源に接続され、ドレインは第 1の電流ミラー回路を構成する p—mosトランジスタ M 〜M のゲートに接続されて
2A 2F
いる。
[0131] 第 2の電流ミラー回路 109'を構成する p— mosトランジスタ M "、 M "の各ソース
3C 3D
は電源に接続され、各ゲートは p—mosトランジスタ M および n—mosトランジスタ M
2E
のドレインに接続されている。 p—mosトランジスタ M "のドレインは p—mosトランジ
IE 3C
スタ M "、M ，，の各ゲートに接続され、 p—mosトランジスタ M ，，のドレインは p—m
3C 3D 3D
osトランジスタ M および n—mosトランジスタ M のドレインに接続されている。
2F 1F
[0132] 第 3の電流ミラー回路 110'を構成する p— mosトランジスタ M "、 M "の各ソース
3A 3B
は電源に接続され、各ゲートは p—mosトランジスタ M および n—mosトランジスタ M
2B
のドレインに接続されている。 p—mosトランジスタ M "のドレインは p—mosトランジ
IB 3B
スタ M "、M ，，の各ゲートに接続され、 p—mosトランジスタ M ，，のドレインは p— mo
3A 3B 3A
sトランジスタ M および n—mosトランジスタ M のドレインに接続されている。
2A 1A
[0133] 上記のように構成される本実施の形態においても第 2の実施の形態と同様に、第 1 の電流ミラー回路 108の入力に第 7の電圧電流変換素子 107'を設けて第 1の電流ミ ラー回路 108の入力に信号とは無関係な直流電圧 Vを供給することにより、トランジ スタ M 〜M を流れる電流がトランジスタ M 〜M を流れる電流よりも常に大きなも
2A 2F 1A 1F
のとすることができる。この結果、第 2の電流ミラー回路 109，、第 3の電流ミラー回路 1 10'を構成するトランジスタ M 〜M にバイアス電流が流れにくいという問題を改善
3A 3D
することができ、差動信号を半波だけでなく全波処理することができ、信号に損失が 生じにくくなつている。
[0134] (第 9の実施の形態）
図 28は本発明による第 9の実施の形態の構成を示す回路図である。
[0135] 本実施の形態は、図 7に示した第 1の実施の形態における同相電流発生部 107を 電流ミラー回路により構成された同相電流発生部 107"とし、図 9に示した第 7の電圧 電流変換素子としての機能を持たせたものである。
[0136] 同相電流発生部 107"には、図 7に示した同相電流発生部 107の構成に加えて、 n
—mosトランジスタ M ，、M ，が設けられている。 n—mosトランジスタ M ，、M ，の
4A 4B 4A 4B 各ソースは接地され、各ドレイン、および直流電圧 Vが供給される各ゲートは、 n— m osトランジスタ M 、M ，のドレインと共通に p— mosトランジスタ M 〜M のゲート
1C ID 2A 2F に接続されている。
[0137] 上記のように構成される本実施の形態において、 n— mosトランジスタ M '、Μ '
4Α 4Β のゲートにリファレンス電流 I を流し込むことによって、第 2の実施の形態と同様に、ト rer
ランジスタ M 〜M を流れる電流がトランジスタ M 〜M を流れる電流よりも常に大
2A 2F 1A 1F
きなものとすることができる。この結果、第 2の電流ミラー回路 109、第 3の電流ミラー 回路 110を構成するトランジスタ M 〜M にバイアス電流が常に流れにくいという問
3A 3D
題を改善することができ、差動信号を半波だけでなく全波処理することができ、信号 に損失が生じにくくなつて 、る。
[0138] 上述した各実施の形態のうち、組み合わせ可能な実施の形態について組み合わ せることにより各実施の形態における効果が相乗したものとすることができる。例えば 、第 2、第 4、第 8、第 9の実施の形態に示されるバイアス電流を加算する構成を第 5 ないし第 7の実施の形態に示される電流ミラー回路を多段とする構成と組み合わせる ことや、さらに、これらによるトランスコンダクタンスアンプを第 2の実施の形態に示され るように二重構成としても当然よぐ本発明にはこれらの構成も含まれる。
(第 10の実施の形態）
図 29は第 10の実施の形態を示す図である。本実施の形態では、第 1ないし第 9の 実施の形態のトランスコンダクタンスアンプをフィルタ回路に用いている。本実施の形 態は、図 29aに示すように、一次フィルタ 241と 4次フィルタ 242、 243を直列に接続し たものである。
[0139] 各フィルタは、第 1ないし第 9の実施の形態のいずれかの構成を備えるトランスコン ダクタンスアンプと容量からなる G — Cフィルタであり、一次フィルタ 241は図 2%に示 m
すようにトランスコンダクタンスアンプ 244、 245および容量から構成され、 4次フィル タ 242、 243は図 29cに示すように 4個のトランスコンダクタンスアンプ 246〜249およ び容量カゝら構成されている。
[0140] 一次フィルタ 241を構成するトランスコンダクタンスアンプ 244の出力端子および反 転出力端子のそれぞれは、トランスコンダクタンスアンプ 245の入力端子および反転 入力端子に接続され、また容量を介して接地されている。また、トランスコンダクタンス アンプ 245の出力端子および反転出力端子はトランスコンダクタンスアンプ 245の反 転入力端子および入力端子に接続されて負帰還がかけられている。
[0141] 4次フィルタ 242または 243を構成するトランスコンダクタンスアンプ 246の出力端子 および反転出力端子のそれぞれは、トランスコンダクタンスアンプ 248の入力端子お よび反転入力端子に接続され、また容量を介して接地されている。トランスコンダクタ ンスアンプ 248の出力端子および反転出力端子のそれぞれは、トランスコンダクタン スアンプ 249の入力端子および反転入力端子に接続され、また容量を介して接地さ れている。トランスコンダクタンスアンプ 249の出力端子および反転出力端子はトラン スコンダクタンスアンプ 249の反転入力端子および入力端子に接続されて負帰還が かけられて 、る。トランスコンダクタンスアンプ 247の入力端子および反転入力端子 はトランスコンダクタンスアンプ 248の出力端子および反転出力端子と接続され、トラ ンスコンダクタンスアンプ 247の出力端子および反転出力端子はトランスコンダクタン スアンプ 248の反転入力端子および入力端子と接続されている。
[0142] 一次フィルタ 241と 4次フィルタ 242、 243を第 1ないし第 9の実施の形態のトランス コンダクタンスアンプおよび容量を用いて構成することにより、出力に現れる信号の同 相成分が低減されたフィルタを構成することができた。また、一次フィルタ 241と 4次フ ィルタ 242、 243とを組み合わせることは必須ではなぐこれらを単独のフィルタとして 用いても当然よい。
(第 11の実施の形態）
図 30は第 11の実施の形態を示す図である。本実施の形態では第 9の実施の形態 のトランスコンダクタンスアンプを用いて Gm-C型の電流制御発振器を構成し、それを 周波数制御ループに適用することにより PLL回路を構成している。
[0143] 図 30aは周波数制御ループを用いた PLL回路の構成を示して 、る。本実施の形態 の PLL回路は、位相検出器 251、チャージポンプ回路 252、ループフィルタ 253、電 圧電流変^ ^254、電流制御発振器 255およびコアフィルタ 256から構成されて!ヽ る。
[0144] 位相検出器 251は外部からの基準周波数信号 S1と電流制御発振器 255とを入力 し、これらの位相差に応じた信号を出力する。位相検出器 251の出力信号はチヤ一 ジポンプ回路 252で増幅され、ループフィルタ 253で高周波成分の除去が行われた 後に電圧電流変換器 254にて電流に変換され、電流制御信号 S 2として電流制御発 振器 255およびコアフィルタ 256へ出力される。
[0145] 電流制御発振器 255は電流制御信号 S2の値に応じてその発振周波数が制御され 、コアフィルタ 256は電流制御信号 S2の値に応じて周波数応答特性が変化する。
[0146] 図 30bは電流制御発振器 255の構成を示す回路図である。
[0147] 図 30bに示される電流制御発振器 255は、比較電圧発生回路 257、コンパレータ 2 58、 258、 RSフリップフロップ 259および電源と接地との間に設けられた抵抗 R、 R
1 2 2
、 Rと、 RSフリップフロップ 259によりその開閉状態が制御され、各抵抗により分圧さ
1 2
れた電圧を選択的に比較電圧発生回路 257へ供給するスィッチから構成されている 。比較電圧発生回路はトランスコンダクタンスアンプ gmと容量 Cから構成されている
m m
[0148] RSフリップフロップ 259の前段に設けられるコンパレータ 258、 258は、比較電圧
1 2
発生回路 257の出力電圧 V を Vと Vと比較し、その結果に応じて RSフリップフロッ
gm h i
プ 259の状態を切り替える。 RSフリップフロップ 259がセット、リセットされてその出力 が変化することにより比較電圧発生回路 257の入力電圧が変化し、容量 Cに充放電
m
が行われて比較電圧発生回路 257の出力電圧 V が変化する。この動作は電流制 御発振器 255の発振周波数の半周期ごとに繰り返され、 RSフリップフロップ 259出 力が電流制御発振器 255出力として位相検出器 251へ出力される。
[0149] 電流制御発振器 255の発振周波数 t は、トランスコンダクタンスアンプ gmの相
OSC m 互コンダクタンスを gmとし、図3 Obに破線矢印で示すスイッチング経路における遅延 を tとおくと、
d
t = 2 X (l/ (gm /C
OSC u m ) x (R / (R + 2 X R ) ) +t )
1 1 2 d
と推定される。電流制御発振器 255の発振周波数 t について支配的なのは相互コ
OSC
ンダクタンスと容量の比である gm /Cとスイッチング経路における遅延 tである。抵 u m d 抗の比である R
1 Z(R + 2 X R )は比較電圧発生回路 257への入出力電圧の比を決 1 2
定するものであり、電流制御発振器 255の発振周波数 t については直接関係しな
OSC
い。言い換えると、電流制御発振器 255は処理工程や温度、供給電圧により影響を 受けることがな ヽ。このことは調整される発振精度が理想的であることを意味する。
[0150] 図 30cは図 30bに示される比較電圧発生回路 257の構成を具体的に示す回路図で ある。
[0151] 比較電圧発生回路 257はトランスコンダクタンスアンプ gmを構成するトランスコン m
ダクタンスアンプ 260、 261および容量 C力も構成されている。トランスコンダクタンス m
アンプ 260の出力端子および反転出力端子はトランスコンダクタンスアンプ 261の入 力端子および反転入力端子に接続されるとともにトランスコンダクタンスアンプ 260の 反転入力端子および入力端子に接続されて負帰還がかけられている。トランスコンダ クタンスアンプ 260の入力端子および反転入力端子はそれぞれ容量 C1、C2を介し て比較電圧発生回路 257の入力端子に接続され、トランスコンダクタンスアンプ 261 の出力端子および反転出力端子のそれぞれは比較電圧発生回路 257の出力端子 とされる。
[0152] トランスコンダクタンスアンプ 260、 261のそれぞれは第 9の実施の形態によるトラン スコンダクタンスアンプであり、それぞれには電流 I として電流制御信号 S2が制御信 ref
号入力端子に供給されている。上記のようにトランスコンダクタンスアンプ 260に負帰 還が力かるように接続することにより電流制御信号 S2の値に応じて出力段を流れる 電流が制御され、出力の信号バイアスが制御される。信号バイアスが制御される結果 、相互コンダクタンスが変化し、電流制御発振器 255の発振周波数 t につ ヽて支
OSC
配的な相互コンダクタンスと容量の比である gm /Cが変化するため、電流制御発 u m
振器 255の発振周波数 t が変化する。
OSC
[0153] なお、本実施の形態では、トランスコンダクタンスアンプ 260、 261として第 9の実施 の形態に示したトランスコンダクタンスアンプを用いるとして説明した力 第 2の実施の 形態、第 4の実施の形態および第 8の実施の形態に示したトランスコンダクタンスアン プを用いることもできる。これらのトランスコンダクタンスアンプも負帰還が力かるように 接続することにより、電圧 Vに応じて出力段を流れる電流が制御され、相互コンダク タンスが変化する。電流制御信号 S2を抵抗により電圧に変換し、電圧 Vとして供給 することにより、本実施の形態と同様の信号バイアス生成回路、電流制御発振器、お よび、 PLL回路を構成することができる。
[0154] さらに、トランスコンダクタンスアンプ 260、 261に同特'性のトランスコンダクタンスァ ンプを用いることにより回路特性が向上するが、いずれも第 2、第 4、第 8、第 9の実施 の形態に示したトランスコンダクタンスアンプとすることは必須ではな 、。トランスコン ダクタンスアンプ 260を設けた理由は入力バイアスを設定するためのであり、例えば、 トランスコンダクタンスアンプ 260の出力間に容量を設けることで同様の回路動作を 行わせることが可能となる。本実施の形態におけるトランスコンダクタンスアンプ gm m を構成する上で重要となるのは、トランスコンダクタンスアンプ 260として第 2、第 4、第 8、第 9の実施の形態に示したトランスコンダクタンスアンプを使用し、負帰還がかかる ように接続することにより電流制御信号 S2の値に応じて出力段を流れる電流が制御 され、出力の信号バイアスが制御するように構成する点にある。
[0155] (第 12の実施の形態）
図 31は本発明による第 12の実施形態の構成を示す回路図である。
[0156] 本実施开態は、 n—mosトランジスタ M 、M 、M 、M 、M 、M 、M 、M 、
03A 3A 5A 6A 7A 03B 3B 5B
M 、M 、 p— mosトランジスタ M 、M 、M 、M 、M 、M 、により構成されて
6B 7B 04A 4A 8A 04 4B 8B
いる。
[0157] p— mosトランジスタ M 、 M 、 M 、 M のそれぞれには n— mosトランジスタ M
4A 04A 04B 04B 3
、M 、M 、M が対応しており、これらの対応するトランジスタはドレインが共通と
A 03A 03B 3B されて電源と接地との間に設けられている。 P— mosトランジスタ M 、M 、M 、M
4A 04A 04B はゲートは共通に p— mosトランジスタ M 、 M のドレインと接続されて電流ミラ
04B 04A 04B
一回路を構成し、 n— mosトランジスタ M 、 M のゲート、および、 M 、 M のゲー
3A 03A 03B 3B トは共通とされて、図 laに示した OTAと同様の OTAが構成されている。
[0158] ソース接地される n— mosトランジスタ M 、 M 、 M 、 M のそれぞれは電流ミラー
5A 6A 5B 6B
回路を構成しており、トランジスタ M 、 M のゲートは共通にトランジスタ M のドレイ
5A 6A 6A ンに接続され、トランジスタ M , M のゲートは共通にトランジスタ M のドレインに接
5B 6B 6B
続されている。トランジスタ M のドレインは OTAの V +の出力ノードとなるトランジ
5A OUT
スタ M , M のドレインに接続され、トランジスタ M のドレインは OTAの V -の出
3A 4A 5B OUT 力ノードとなるトランジスタ M 、M のドレインに接続されている。
3B 4B
[0159] トランジスタ M 、M 、M 、M は、 CMFB回路を構成するもので、ゲートにリファ
7A 7B 8A 8B
レンス信号 Vが供給されるトランジスタ M のソースは接地され、ゲートが帰還信号入
Y 7A
力端子であるノード V (次段）とされるトランジスタ M のソースは電源に接続されてい
8A
る。トランジスタ M 、 M のドレインは n— mosトランジスタ M 、 M のゲートおよびト
7A 8A 5A 6A
ランジスタ M のドレインに接続されてトランジスタ M 、M により構成される電流ミラ
6A 5A 6A
一回路のリファレンス電流を供給する。
[0160] ゲートにリファレンス信号 Vが供給されるトランジスタ M のソースは接地され、ゲー
Y 7B
トがノード V (次段）とされるトランジスタ M のソースは電源に接続されている。トラン
8B
ジスタ M 、 M のドレインは n— mosトランジスタ M 、 M のゲートおよびトランジスタ
7B 8B 5B 6B
M のドレインに接続されてトランジスタ M 、M により構成される電流ミラー回路のリ
6B 5B 6B
ファレンス電流を供給する。
[0161] 上記のように構成される回路において、 OTA部分の動作は図 laを参照して説明し た動作と同様である。
[0162] 本実施形態の回路が、図 2cに示すように接続され、前段の OTA力 入力される V
IN
+、 V -の同相電圧が上がった場合の動作について説明する。
IN
[0163] 前段の OTAから入力される V +、 V -の同相成分が上昇し、トランジスタ M 、 M
IN IN 03A 03 のゲート電圧が上昇すると、トランジスタ M 、 M のドレイン電流が増加し、帰還信
B 3A 3B
号出力端子であるノード V (前段)の電圧が降下する。ノード V (前段）は前段に配置 された OTAのノード V (次段）に接続されているため、前段の OTAのトランジスタ M
8A
、 M のゲート電圧が下がり、トランジスタ M 、M のドレイン電流が増加する。このと
8B 8A 8B
き、リファレンス信号 Vによってドレイン電流が所定の値に定められたトランジスタ M
Y 7A
、 M を流れる電流とトランジスタ M 、M を流れる電流との差分がトランジスタ M 、
7B 8A 8B 6A
M に流れ、トランジスタ M 、 M に流れる電流が増加する。トランジスタ M 、 M は
6B 6A 6B 6A 6B トランジスタ M 、M とともに電流ミラー回路を構成しているため、トランジスタ M 、
5A 5B 6A
M を流れる電流の増加に伴ってトランジスタ M 、 M を流れる電流も増加する。トラ
6B 5A 5B
ンジスタ M 、M を流れる電流が増加すると、 V +および V -の電圧が下がる。
5A 5B OUT OUT 前段の OTAの V +および V -は次段の OTAの V +、V -であるため、帰還回路
OUT OUT IN IN
力 s構成されることとなる。
[0164] 上記のように構成される本実施形態においては、 OTAの各出力ノードには、トラン ジスタ M M M のドレイン、または、トランジスタ M M M のドレインが接続さ
3A、 4A、 5A 3B、 4B、 5B れ、出力ノードには 3個のトランジスタが接続されることとなる。この結果、従来よりも接 続される個数が減り、並列に接続される各トランジスタによる出カコンダクタンスゃ寄 生容量が減少するため、 OTAの出力インピーダンスの低下、および、 OTAとしての 特性の劣化を抑制することができる。
[0165] (第 13の実施の形態）
図 32は本発明による第 13の実施形態の構成を示す回路図である。
[0166] 本実施形態は図 31に示した第 12の実施形態の回路に、 p— mosトランジスタ M 、
4A
M 、M 、 M の各ゲートと接地との間にリファレンス信号 Vがゲートに供給される
04A 04B 4B Y
n— mosトランジスタ Mを設け、第 1の実施形態においてリファレンス信号 Vが供給さ
9 Y れていたトランジスタ M , M のソースに V +、V -をそれぞれ供給する構成としたも
7A 7B IN IN
のである。
[0167] 上記のように構成される本実施形態においては、 n— mosトランジスタ Mにより、出
9 力 V +、 V -の同相バイアスは所定のノ ィァスに設定される。また、前段の OTA
OUT OUT
力 入力される V +、V -の同相成分が上昇し、トランジスタ M 、M のゲート電圧
IN IN 03A 03B
が上昇すると、トランジスタ M 、 M のドレイン電流が増加し、ノード V (前段）の電
03A 03B
圧が降下する。ノード V (前段）は前段に配置された OTAのノード V (次段）に接続さ れているため、前段の OTAのトランジスタ M 、M のゲート電圧が下がり、トランジス タ M 、M のドレイン電流が増加する。このとき、 V +、V -がゲートに供給されるトラ ンジスタ M 、M はゲート電圧が上昇するためにトランジスタ M 、M に流れる電 ^
7B
がさらに増加し、その電流量は第 12の実施形態の約 2倍となる。トランジスタ M 、 M
6A 6 はトランジスタ M 、M とともに電流ミラー回路を構成しているため、トランジスタ M
B 5A 5B 6A
、 M を流れる電流の増加に伴ってトランジスタ M 、 M を流れる電流も増加する。ト
6B 5A 5B
ランジスタ M 、M を流れる電流が増加すると、 V +および V -の電圧が下がる。
5A 5B OUT OUT
[0168] 上記のように構成される本実施形態においては、第 12の実施形態と同様に、 OTA の各出力ノードには、ト 3個のトランジスタが接続されることとなり、 OTAの出力インピ 一ダンスの低下、および、 OTAとしての特性の劣化を抑制することができる。さらに、 V +、 V -の同相成分の変化に対する V +、V -における応答成分の信号振幅
IN IN OUT OUT
が第 12の実施形態の約 2倍となり、帰還応答速度が向上したものとなる。
[0169] (第 14の実施の形態）
図 33は本発明による第 14の実施形態の構成を示す回路図である。
[0170] 本実施形態は、図 2bに示した回路に、 p— mosトランジスタ M 、 M 、M 、M
4A 04A 04B 04B の各ゲートと電源との間にリファレンス信号 Vがゲートに供給される p— mosトランジ
Y
スタ M，を設け、図 2bに示した回路においてリファレンス信号 Vが供給されていたト
3 Y
ランジスタ M M ，を削除したものである。
3A 3B
[0171] 上記のように構成される本実施形態においては、 p— mosトランジスタ M，により、
3 出力 V +、 V -の同相バイアスは所定のノ ィァスに設定される。このように、第 12
OUT OUT
および第 13の実施形態と同様に、 OTAの各出力ノードには、 3個のトランジスタが接 続されることとなり、 OTAの出力インピーダンスの低下、および、 OTAとしての特性 の劣化を抑制することができる。
[0172] なお、各実施形態において、回路を構成するトランジスタは p— mosトランジスタ、 n —mosトランジスタにより構成するものとして説明したが、 JFET、バイポーラトランジス タ、により構成することとしてもよい。また、 p— mosトランジスタを n— mosトランジスタ とし、 n— mosトランジスタを p— mosトランジスタとしてもよい。
[0173] さらに、 n— mosトランジスタとしてノイズ低減に効果があるゥエル分離型を用いても よい。
(第 15の実施の形態）
図 34は第 15の実施の形態を示す図である。本実施の形態では、第 12ないし第 14 の実施の形態のトランスコンダクタンスアンプをフィルタ回路に用いている。本実施の 形態は、図 34aに示すように、一次フィルタ 241と 4次フィルタ 242、 243を直列に接 続したものである。
[0174] 各フィルタは、第 12ないし第 14の実施の形態のいずれかの構成を備えるトランスコ ンダクタンスアンプと容量からなる G —Cフィルタであり、一次フィルタ 241は図 34b m
に示すようにトランスコンダクタンスアンプ 244、 245および容量カゝら構成され、 4次フ ィルタ 242、 243は図 34cに示すように 4個のトランスコンダクタンスアンプ 246〜249 および容量力 構成されて 、る。
[0175] 一次フィルタ 241を構成するトランスコンダクタンスアンプ 244の出力端子および反 転出力端子のそれぞれは、トランスコンダクタンスアンプ 245の入力端子および反転 入力端子に接続され、また容量を介して接地されている。また、トランスコンダクタンス アンプ 245の出力端子および反転出力端子はトランスコンダクタンスアンプ 245の反 転入力端子および入力端子に接続されて負帰還がかけられている。また、トランスコ ンダクタンスアンプ 245の V (前段）はトランスコンダクタンスアンプ 244の V (次段）と
X X
接続されている。
[0176] 4次フィルタ 242または 243を構成するトランスコンダクタンスアンプ 246の出力端子 および反転出力端子のそれぞれは、トランスコンダクタンスアンプ 248の入力端子お よび反転入力端子に接続され、また容量を介して接地されている。トランスコンダクタ ンスアンプ 248の出力端子および反転出力端子のそれぞれは、トランスコンダクタン スアンプ 249の入力端子および反転入力端子に接続され、また容量を介して接地さ れている。トランスコンダクタンスアンプ 249の出力端子および反転出力端子はトラン スコンダクタンスアンプ 249の反転入力端子および入力端子に接続されて負帰還が かけられて 、る。トランスコンダクタンスアンプ 247の入力端子および反転入力端子 はトランスコンダクタンスアンプ 248の出力端子および反転出力端子と接続され、トラ ンスコンダクタンスアンプ 247の出力端子および反転出力端子はトランスコンダクタン スアンプ 248の反転入力端子および入力端子と接続されている。また、トランスコンダ クタンスアンプ 248の V (前段）はトランスコンダクタンスアンプ 246、 247の V (次段）
X X
と接続され、トランスコンダクタンスアンプ 248の V (次段）はトランスコンダクタンスァ
X
ンプ 248、 249の V (前段）と接続されている。
X
[0177] 一次フィルタ 241と 4次フィルタ 242、 243を第 1ないし第 3の実施の形態のトランス コンダクタンスアンプおよび容量を用いて構成することにより、同相バイアスが所定の 値に設定され、特性の劣化が抑制されたフィルタを構成することができた。また、一次 フィルタ 241と 4次フィルタ 242、 243とを組み合わせることは必須ではなぐこれらを 単独のフィルタとして用いても当然ょ 、。
(第 16の実施の形態）
図 35は第 16の実施の形態を示す図である。本実施の形態では第 12ないし第 14 の実施の形態のトランスコンダクタンスアンプを用いて Gm-C型の電流制御発振器を 構成し、それを周波数制御ループに適用することにより PLL回路を構成している。
[0178] 図 35aは周波数制御ループを用いた PLL回路の構成を示している。本実施の形態 の PLL回路は、位相検出器 251、チャージポンプ回路 252、ループフィルタ 253、電 圧電流変^ ^254、電流制御発振器 255およびコアフィルタ 256から構成されて!ヽ る。
[0179] 位相検出器 251は外部からの基準周波数信号 S1と電流制御発振器 255とを入力 し、これらの位相差に応じた信号を出力する。位相検出器 251の出力信号はチヤ一 ジポンプ回路 252で増幅され、ループフィルタ 253で高周波成分の除去が行われた 後に電圧電流変換器 254にて電流に変換され、電流制御信号 S 2として電流制御発 振器 255およびコアフィルタ 256へ出力される。
[0180] 電流制御発振器 255は電流制御信号 S2の値に応じてその発振周波数が制御され 、コアフィルタ 256は電流制御信号 S2の値に応じて周波数応答特性が変化する。
[0181] 図 35bは電流制御発振器 255の構成を示す回路図である。
[0182] 図 35bに示される電流制御発振器 255は、比較電圧発生回路 257、コンパレータ 2 58、 258、 RSフリップフロップ 259および電源と接地との間に設けられた抵抗 R、 R
1 2 2
、 Rと、 RSフリップフロップ 259によりその開閉状態が制御され、各抵抗により分圧さ れた電圧を選択的に比較電圧発生回路 257へ供給するスィッチから構成されている 。比較電圧発生回路 257はトランスコンダクタンスアンプ gmと容量 Cから構成され m m
ている。
[0183] RSフリップフロップ 259の前段に設けられるコンパレータ 258、 258は、比較電圧
1 2
発生回路 257の出力電圧 V を Vと Vと比較し、その結果に応じて RSフリップフロッ gm h i
プ 259の状態を切り替える。 RSフリップフロップ 259がセット、リセットされてその出力 が変化することにより信号生成バイアス回路 257の入力電圧が変化し、容量 Cに充 m 放電が行われて比較電圧発生回路 257の出力電圧 V が変化する。この動作は電 gm
流制御発振器 255の発振周波数の半周期ごとに繰り返され、 RSフリップフロップ 25 9出力が電流制御発振器 255出力として位相検出器 251へ出力される。
[0184] 電流制御発振器 255の発振周波数 t は、トランスコンダクタンスアンプ gmの相
OSC m 互コンダクタンスを gmとし、図 35bに破線矢印で示すスイッチング経路における遅延 を tとおくと、
d
t = 2 X (l/ (gm /C ) x (R / (R + 2 X R ) ) +t )
OSC u m 1 1 2 d
と推定される。電流制御発振器 255の発振周波数 t について支配的なのは相互コ
OSC
ンダクタンスと容量の比である gm /Cとスイッチング経路における遅延 tである。抵 u m d 抗の比である R Z(R + 2 X R )は比較電圧発生回路 257への入出力電圧の比を決
1 1 2
定するものであり、電流制御発振器 255の発振周波数 t については直接関係しな
OSC
い。言い換えると、電流制御発振器 255は処理工程や温度、供給電圧により影響を 受けることがな ヽ。このことは調整される発振精度が理想的であることを意味する。
[0185] 本実施の形態においては比較電圧発生回路 257として第 1ないし第 3の実施の形 態のトランスコンダクタンスアンプを用いており、帰還信号入力端子である V (次段） には電流制御信号 S2が抵抗 (不図示）により電圧に変換されて供給されている。上 記のように負帰還が力かるように接続することにより電流制御信号 S2の値に応じて出 力段を流れる電流が制御され、出力の同相バイアスが制御される。同相バイアスが制 御される結果、相互コンダクタンスが変化し、電流制御発振器 255の発振周波数 t
OSC
について支配的な相互コンダクタンスと容量の比である gm /Cが変化するため、電 u m
流制御発振器 255の発振周波数 t が変化する。

Claims

請求の範囲
[1] 入力された第 1の電圧信号と第 2の電圧信号との差に比例した第 1の電流および第 2 の電流を出力する電圧電流変換方法であって、
前記第 1の電圧信号を第 1の電流信号に変換するステップと、
前記第 2の電圧信号を第 2の電流信号に変換するステップと、
前記第 1の電流信号と前記第 2の電流信号の同相成分を得るステップと、 前記第 1の電流信号および第 2の電流信号のそれぞれより前記同相成分を減算す ることにより第 3の電流信号および第 4の電流信号を得、さらに、前記第 3の電流信号 から前記第 4の電流信号を減算して第 1の出力とし、前記第 4の電流信号から前記第
3の電流信号を減算して第 2の出力するステップと、
を有することを特徴とする電圧電流変換方法。
[2] 第 1の電圧信号を電流信号に変換する第 1および第 2の電圧電流変換素子と、 第 2の電圧信号を電流信号に変換する第 3および第 4の電圧電流変換素子と、 前記第 1の電圧信号と前記第 2の電圧信号のそれぞれを電流信号に変換し、さら に各電流信号の同相成分に応じた同相電流を発生する同相電流発生部と、 前記第 1ないし第 4の電圧電流変換素子のそれぞれにて変換された各電流信号か ら前記同相成分発生部による同相成分を減算する第 1の電流回路と、
前記第 1の電流回路により前記同相成分が減算された前記第 1の電圧電流変換素 子による電流信号と前記第 3の電圧電流変換素子による電流信号との差を第 1の電 流出力とする第 2の電流回路と、
前記第 1の電流回路により前記同相成分が減算された前記第 4の電圧電流変換素 子による電流信号と前記第 2の電圧電流変換素子による電流信号との差を第 2の電 流出力とする第 3の電流回路と、
を有することを特徴とするトランスコンダクタンスアンプ。
[3] 請求項 2記載のトランスコンダクタンスアンプにお!、て、
前記同相電流発生部は、前記第 1の電圧信号と前記第 2の電圧信号のそれぞれを 電流信号に変換する第 5の電圧電流変換素子および第 6の電圧電流変換素子を備 えることを特徴とする請求項 2に記載のトランスコンダクタンスアンプ。 [4] 前記第 1ないし第 6の電圧電流変換素子はベースまたはゲートに前記第 1の電圧信 号または前記第 2の電圧信号が供給される第 1ないし第 6の第 1導電型のトランジスタ により構成され、
前記第 1の電流回路は、複数の第 2導電型のトランジスタにより構成され、前記複数 の第 2導電型のトランジスタのゲートは共通とされ、前記複数の第 2導電型のトランジ スタの少なくとも一つはゲートとドレインが短絡されており、
前記第 2導電型のトランジスタの出力は前記第 1ないし第 6の電圧電流変換素子の 出力のいずれかと接続されていることを特徴とする請求項 3に記載のトランスコンダク タンスアンプ。
[5] 前記第 1ないし第 6の電圧電流変換素子はベースまたはゲートに前記第 1の電圧信 号または前記第 2の電圧信号が供給される第 1ないし第 6の第 1導電型のトランジスタ により構成され、
前記第 1の電流回路は、前記第 1ないし第 6の電圧電流変換素子とともに電源と接 地との間に設けられた第 1ないし第 6の第 2導電型トランジスタより構成され、 前記第 2導電型のトランジスタのゲートおよびソースは共通とされ、前記第 2導電型 のトランジスタの少なくとも一つのトランジスタのゲートとドレインは短絡されており、 前記第 2導電型のトランジスタの出力は前記第 1ないし第 6の電圧電流変換素子の 出力とそれぞれ接続されていることを特徴とする請求項 3に記載のトランスコンダクタ ンスアンプ。
[6] 前記第 5の第 1導電型のトランジスタと前記第 6の第 1導電型のトランジスタは互いに 大きさのそろった第 1トランジスタであり、
第 1ないし第 4の第 1導電型のトランジスタは互いに大きさのそろった第 2トランジス タであり、
前記第 5の第 2導電型トランジスタと前記第 6の第 2の導電型のトランジスタは互い に大きさのそろった第 3トランジスタであり、
前記第 1ないし第 4の第 2導電型のトランジスタは互いに大きさのそろった第 4トラン ジスタであり、
前記第 1トランジスタと前記第 2トランジスタの大きさの比が前記第 3トランジスタと前 記第 4トランジスタの大きさの比と等しいことを特徴とする請求項 5に記載のトランスコ ンダクタンスアンプ。
前記第 1の第 1導電型のトランジスタは第 1の電流出力の出力部を構成し、前記第 4 の第 1導電型のトランジスタは第 2の電流出力の出力部を構成し、
前記第 2の電流回路は、出力が前記第 1の第 1導電型のトランジスタの出力と共通 とされた第 7の第 1導電型のトランジスタと、出力およびゲートが前記第第 3の第 1導 電型のトランジスタの出力および前記第 7の第 1導電型のトランジスタのゲートと共通 とされた第 8の第 1導電型のトランジスタとから構成され、
前記第 3の電流回路は、出力が前記第 2の第 1導電型のトランジスタの出力と共通 とされた第 9の第 1導電型のトランジスタと、出力およびゲートが前記第 4の第 1導電 型のトランジスタの出力および前記第 9の第 1導電型のトランジスタのゲートと共通とさ れた第 10の第 1導電型のトランジスタとから構成され、
前記第 2, 3, 5, 6の第 1導電型のトランジスタは互いに大きさのそろった第 1トラン ジスタであり、
前記第 1の第 1導電型のトランジスタと前記第 4の第 1導電型のトランジスタは互い に大きさのそろった第 2トランジスタであり、
前記第 8の第 1導電型のトランジスタと前記第 10の第 1導電型のトランジスタは互い に大きさのそろった第 3トランジスタであり、
前記第 7の第 1導電型のトランジスタと前記第 9の第 1導電型のトランジスタは互い に大きさのそろった第 4トランジスタであり、
前記第 5の第 2導電型のトランジスタと前記第 6の第 2導電型のトランジスタと前記第 2の第 2導電型のトランジスタと前記第 3の第 2導電型トランジスタは互いに大きさのそ ろった第 5トランジスタであり、
前記第 1の第 2導電型トランジスタと前記第 4の第 2導電型トランジスタは互いに大きさ のそろった第 6トランジスタであり、
前記第 1トランジスタと前記第 2トランジスタの大きさの比、前記第 3トランジスタと前 記第 4トランジスタの大きさの比、および前記第 5トランジスタと前記第 6トランジスタの 大きさの比が等しいことを特徴とする請求項 5に記載のトランスコンダクタンスアンプ。 [8] 請求項 3ないし請求項 7のいずれかに記載のトランスコンダクタンスアンプにおいて、 前記第 1の電流回路は、前記第 1ないし第 6の第 2導電型のトランジスタの組を複数 有しており、他の組の第 2導電型のトランジスタ同士は、前記第 2導電型のトランジス タの出力と前記第 2導電型のトランジスタの入力が接続された構成であることを特徴と するトランスコンダクタンスアンプ。
[9] 請求項 3ないし請求項 8のいずれかに記載のトランスコンダクタンスアンプにおいて、 前記第 2の電流回路および第 3の電流回路を構成する第 1ないし第 4の第 1導電型 のトランジスタの組を複数有しており、他の組の第 1導電型のトランジスタ同士は、前 記第 2導電型のトランジスタの出力と前記第 2導電型のトランジスタの入力が接続され た構成であることを特徴とするトランスコンダクタンスアンプ。
[10] 請求項 2な 、し請求項 9の 、ずれかに記載のトランスコンダクタンスアンプを複数有し 一のトランスコンダクタンスアンプに設けられ、前記一のトランスコンダクタンスアンプ における第 1の電流出力と第 2の電流出力との差を第 1の電流出力として出力する第 4の電流回路と、
他のトランスコンダクタンスアンプに設けられ、他のトランスコンダクタンスアンプにお ける第 2の電流出力と第 1の電流出力との差を第 2の電流出力として出力する第 5の 電流回路と、
を有することを特徴とするトランスコンダクタンスアンプ。
[11] 請求項 3ないし請求項 10のいずれかに記載のトランスコンダクタンスアンプにおいて 前記同相電流発生部は、第 3の電圧信号がベースまたはゲートに供給された第 7 の電圧電流変換素子を備え、前記同相電流として前記第 3の電圧信号に応じたバイ ァス電流を含む同相電流を出力することを特徴とするトランスコンダクタンスアンプ。
[12] 請求項 3ないし請求項 10のいずれかに記載のトランスコンダクタンスアンプにおいて 前記第 1の電流回路が前記第 2の電流回路に供給するリファレンス電流に加算され る第 1のノ ィァス電流を発生する第 1のバイアス電流発生素子と、 前記第 1の電流回路が前記第 3の電流回路に供給するリファレンス電流に加算され る第 2のノ ィァス電流を発生する第 2のバイアス電流発生素子と、
を有することを特徴とするトランスコンダクタンスアンプ。
[13] 請求項 2ないし請求項 12のいずれかに記載のトランスコンダクタンスアンプを用いて 構成された一次のフィルタ回路であって、
前記トランスコンダクタンスアンプと容量力 なり、第 1および第 2のトランスコンダクタ ンスアンプにより構成され、第 1のトランスコンダクタンスアンプの出力端子および反 転出力端子のそれぞれは、第 2のトランスコンダクタンスアンプの入力端子および反 転入力端子に接続されるとともに容量を介して接地され、第 2のトランスコンダクタンス アンプの出力端子および反転出力端子は第 2のトランスコンダクタンスアンプの反転 入力端子および入力端子に接続されるフィルタ回路。
[14] 請求項 2ないし請求項 12のいずれかに記載のトランスコンダクタンスアンプを用いて 構成された 4次のフィルタ回路であって、
第 1ないし第 4のトランスコンダクタンスアンプにより構成され、第 1のトランスコンダク タンスアンプの出力端子および反転出力端子のそれぞれは、第 2のトランスコンダク タンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接 地され、該第 2のトランスコンダクタンスアンプの出力端子および反転出力端子のそ れぞれは、第 2のトランスコンダクタンスアンプの入力端子および反転入力端子に接 続されるとともに容量を介して接地され、該第 3のトランスコンダクタンスアンプの出力 端子および反転出力端子は該第 3のトランスコンダクタンスアンプの反転入力端子お よび入力端子に接続され、第 4のトランスコンダクタンスアンプの入力端子および反転 入力端子は第 2のトランスコンダクタンスアンプの出力端子および反転出力端子と接 続され、第 4のトランスコンダクタンスアンプの出力端子および反転出力端子は第 2の トランスコンダクタンスアンプの反転入力端子および入力端子と接続されるフィルタ回 路。
[15] 1個の請求項 13記載のフィルタ回路と、 2個の請求項 14記載のフィルタ回路とが直 列に接続されるフィルタ回路。
[16] 請求項 11または請求項 12に記載のトランスコンダクタンスアンプを用 Vヽて構成された 電圧発生回路であって、
前記トランスコンダクタンスアンプは、出力端子および反転出力端子が反転入力端 子および入力端子に接続され、
前記トランスコンダクタンスアンプの一方の出力部を交流的に接地する容量を有す ることを特徴とする電圧発生回路。
[17] 請求項 11または請求項 12に記載のトランスコンダクタンスアンプを用 Vヽて構成された 電圧発生回路であって、
第 1および第 2のトランスコンダクタンスアンプおよび容量力 構成され、第 1のトラン スコンダクタンスアンプの出力端子および反転出力端子は第 2のトランスコンダクタン スアンプの入力端子および反転入力端子に接続されるとともに第 1のトランスコンダク タンスアンプの反転入力端子および入力端子に接続され、第 1のトランスコンダクタン スアンプの入力端子および反転入力端子はそれぞれ容量を介して入力に接続され、 第 2のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは出 力とされることを特徴とする電圧発生回路。
[18] 請求項 16または請求項 17記載の電圧発生回路を用いて構成された電流制御発振 器であって、
電源と接地間に直列に設けられた複数の抵抗と、
前記複数の抵抗と前記電圧発生回路の入力との間に設けられ、前記複数の抵抗 により分圧された電圧を選択的に前記電圧発生回路の入力とするスィッチ群と、 前記直列に設けられた複数の抵抗の端部電圧と前記電圧発生回路出力とを比較 する第 1および第 2のコンパレータと、
前記第 1および第 2のコンパレータ出力により状態が変化し、その出力が発振周波 数とされるとともに前記スィッチ群の切替制御信号とされるフリップフロップと、を有す る電流制御発振器。
[19] 請求項 18記載の電流制御発振器を用いて構成された PLL回路であって、
電流制御信号により発信周波数が制御される電流制御発振器と、
基準周波数信号と前記電流制御発振器出力とを入力し、これらの位相差に応じた 信号を出力する位相検出器と、 前記位相検出器出力を電流に変換して前記電流制御発振器へ供給する電圧電流 変 とを有する PLL回路。
[20] 入力された第 1の入力電圧信号と第 2の入力電圧信号との差に比例した第 1の出力 電圧信号および第 2の出力電圧信号を第 1および第 2の出力段よりそれぞれ出力す るトランスコンダクタンスアンプにおいて、
前記第 1の出力電圧信号および第 2の出力電圧信号の同相成分を出力する帰還 信号出力端子と、
前記第 1および第 2の出力段のそれぞれに対して設けられた、
帰還信号入力端子と、
リファレンス信号入力端子と、
前記帰還信号入力端子への入力信号およびリファレンス信号入力端子への入力 信号に応じて前記第 1の出力電圧信号または第 2の出力電圧信号を制御する帰還 信号伝達手段と、を具備し、
前記帰還信号伝達手段が各出力段に接続されることを特徴とするトランスコンダク タンスアンプ。
[21] 入力された第 1の入力電圧信号と第 2の入力電圧信号との差に比例した第 1の出力 電圧信号および第 2の出力電圧信号を第 1および第 2の出力段よりそれぞれ出力す るトランスコンダクタンスアンプにおいて、
前記第 1の出力電圧信号および第 2の出力電圧信号の同相成分を出力する帰還 信号出力端子と、
前記第 1および第 2の出力段のそれぞれを所定のバイアス状態とするリファレンス信 号が入力されるリファレンス信号入力端子と、
前記第 1および第 2の出力段のそれぞれに対して設けられた、
帰還信号入力端子と、
前記帰還信号入力端子への入力信号およびリファレンス信号入力端子への入力 信号に応じて第 1の出力電圧信号または第 2の出力電圧信号を制御する帰還信号 伝達手段と、を具備し、
前記帰還信号伝達手段が各出力段に接続されることを特徴とするトランスコンダク タンスアンプ。
[22] 請求項 20記載のトランスコンダクタンスアンプにおいて、
前記帰還信号伝達手段が、
出力部が前記出力段に接続された電流ミラー回路と、
制御端子が前記帰還信号入力端子と接続された第 1導電型の第 1のトランジスタと 制御端子が前記リファレンス信号入力端子に接続され、前記第 1のトランジスタとと もに前記電流ミラー回路のリファレンス電流を決定する第 2導電型の第 2のトランジス タと、
力らなるトランスコンダクタンスアンプ。
[23] 請求項 21記載のトランスコンダクタンスアンプにお!ヽて、
前記帰還信号伝達手段が、
出力部が前記出力段に接続された電流ミラー回路と、
制御端子が前記帰還信号入力端子と接続された第 1導電型の第 1のトランジスタと 制御端子に前記第 1の入力電圧信号または前記第 1の入力電圧信号が入力され、 前記第 1のトランジスタとともに前記電流ミラー回路のリファレンス電流を決定する第 2 導電型の第 2のトランジスタと、
力らなるトランスコンダクタンスアンプ。
[24] 請求項 21記載のトランスコンダクタンスアンプにおいて、
前記帰還信号伝達手段が、制御端子が前記帰還信号入力端子と接続され、出力 部が前記出力段に接続されたトランジスタであるトランスコンダクタンスアンプ。
[25] 請求項 20な!、し請求項 24の!、ずれかに記載のトランスコンダクタンスアンプを用い て構成された一次のフィルタ回路であって、
前記トランスコンダクタンスアンプと容量力 なり、第 1および第 2のトランスコンダクタ ンスアンプにより構成され、第 1のトランスコンダクタンスアンプの出力端子および反 転出力端子のそれぞれは、第 2のトランスコンダクタンスアンプの入力端子および反 転入力端子に接続されるとともに容量を介して接地され、第 2のトランスコンダクタンス アンプの出力端子および反転出力端子は第 2のトランスコンダクタンスアンプの反転 入力端子および入力端子に接続されるフィルタ回路。
[26] 請求項 20な!、し請求項 24の!、ずれかに記載のトランスコンダクタンスアンプを用い て構成された 4次のフィルタ回路であって、
第 1ないし第 4のトランスコンダクタンスアンプにより構成され、第 1のトランスコンダク タンスアンプの出力端子および反転出力端子のそれぞれは、第 2のトランスコンダク タンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接 地され、該第 2のトランスコンダクタンスアンプの出力端子および反転出力端子のそ れぞれは、第 2のトランスコンダクタンスアンプの入力端子および反転入力端子に接 続されるとともに容量を介して接地され、該第 3のトランスコンダクタンスアンプの出力 端子および反転出力端子は該第 3のトランスコンダクタンスアンプの反転入力端子お よび入力端子に接続され、第 4のトランスコンダクタンスアンプの入力端子および反転 入力端子は第 2のトランスコンダクタンスアンプの出力端子および反転出力端子と接 続され、第 4のトランスコンダクタンスアンプの出力端子および反転出力端子は第 2の トランスコンダクタンスアンプの反転入力端子および入力端子と接続されるフィルタ回 路。
[27] 1個の請求項 25記載のフィルタ回路と、 2個の請求項 26記載のフィルタ回路とが直 列に接続されるフィルタ回路。
[28] 請求項 20な!、し請求項 24の!、ずれかに記載のトランスコンダクタンスアンプを用い て構成された電圧発生回路であって、
バイアス電流を発生させて相互コンダクタンスを変化させるための制御信号入力端 子として帰還信号入力端子が用いられ、
出力電流を交流的に接地する容量を備えることを特徴とする電圧発生回路。
[29] 請求項 28記載の電圧発生回路を用いて構成された電流制御発振器であって、 電源と接地間に直列に設けられた複数の抵抗と、
前記複数の抵抗と前記電圧発生回路の入力との間に設けられ、前記複数の抵抗 により分圧された電圧を選択的に前記電圧発生回路の入力とするスィッチ群と、 前記直列に設けられた複数の抵抗の端部電圧と前記電圧発生回路出力とを比較 する第 1および第 2のコンパレータと、
前記第 1および第 2のコンパレータ出力により状態が変化し、その出力が発振周波 数とされるとともに前記スィッチ群の切替制御信号とされるフリップフロップと、を有す る電流制御発振器。
[30] 請求項 28記載の電流制御発振器を用いて構成された PLL回路であって、
電流制御信号により発信周波数が制御される電流制御発振器と、
基準周波数信号と前記電流制御発振器出力とを入力し、これらの位相差に応じた 信号を出力する位相検出器と、
前記位相検出器出力を電流に変換して前記電流制御発振器の制御信号入力端 子へ供給する電圧電流変換器とを有する PLL回路。
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