CN204190749U - 高纯度频率源 - Google Patents

Abstract

本实用新型公开了一种高纯度频率源，属于无线通信技术领域；它包括参考频率源、单片机、锁相环模块、隔离放大电路，所述锁相环模块包括第一PLL锁相环模块、第二PLL锁相环模块，第一PLL锁相环模块和第二PLL锁相环模块的组成和参数完全相同，第一PLL锁相环模块和第二PLL锁相环模块都由同一单片机控制，第一PLL锁相环模块的输入端和第二PLL锁相环模块的输入端共同连接所述参考频率源的输出端，第一PLL锁相环模块的输出端和第二PLL锁相环模块的输出端共同连接切换开关后最终输出；它能同时实现高杂散抑制度和高速频率切换以及低功耗小体积的要求，为雷达和通信系统提供高质量的信号源，从而提升雷达和通信系统的整体性能。

Description

高纯度频率源

技术领域

本实用新型属于无线通信技术领域，具体涉及一种高纯度频率源。

背景技术

频率源是现代电子系统的重要组成部分,被称为许多电子系统的“心脏”。在通信、雷达和导航等设备中,它既是发射机的激励信号源,又是接收机的本地振荡器；在测试设备中,它可以作为标准信号源。随着现代电工电子技术的不断发展,人们对频率源的要求越来越高，频率源的性能指标直接对雷达系统及通信系统的整体性能产生根本的影响。

频率源的主要性能指标为：频谱的纯度(即杂散抑制度)、相位噪声、频率切换时间等。高纯度低杂散及快速频率切换的频率源是设计和开发的难点，性能卓越的频率源均通过频率合成的技术来实现。

目前的频率源方案如图1和图2所示。

图1的方案原理为直接合成式频率源，其方案为：用一个100MHz的低相位噪声的恒温晶振作为参考频率源，经10倍频后得到1GHz的时钟信号，为DDS(Direct Digital Synthesizer直接数字式频率合成器)提供时钟。FPGA(高速可编程数字逻辑电路)根据外部输入的并行跳频控制码，编程控制DDS输出相应的频率，再通过n次倍频后产生需要的频率后，经多路开关选择滤波后输出需要的频率范围。采用该方案，虽然可以达到较好的相位噪声，跳频时间可以做到1μs以内，但杂散指标不能做到较好的水平(≥70dBc)，且其体积较大、整体的功耗较大，发热量较大，在一定程度上影响其可靠性。

图2的方案原理为PLL锁相环频率源，其方案为：采用一个100MHz的低相 位噪声的恒温晶振作为参考频率源，为PLL(Phase Locked Loop锁相环)数字锁相环芯片提供锁相所需要的参考时钟信号。VCO(压控振荡器)产生需要频率范围内的自由振荡信号，分一路反馈到锁相环芯片与100MHz的参考时钟信号进行鉴相。具体的频率步进、输出频率范围及鉴相频率等参数设置均由FPGA单片机通过编程实现对PLL数字锁相环芯片的配置，单片机接收并行跳频控制码后，对锁相环芯片进行配置，使其按跳频控制码的要求进行工作。100MHz的时钟信号与VCO压控振荡器的信号在PLL芯片内部进行鉴相后，由PLL芯片输出相位误差电流，通过LF环路滤波器滤除鉴相杂散后控制VCO的频率锁定在跳频控制码要求的频率上。从而得到一个可以由跳频控制码控制的信号。

图2的方案进行关键指标分析如下：

(1)相噪指标分析 

影响锁相环相位噪声指标的关键为数字锁相环芯片的归一化低噪，100MHz参考时钟的相位噪声，及压控振荡器的相位噪声。其中压控振荡器的相位噪声主要对环路带宽外的相位噪声产生影响，只要选择低相位噪声的压控振荡器，则锁相环环路带宽外的相位噪声水平均可以做到较好的水平。在此处以AD公司的数字锁相环芯片ADF4106为例,主要对环路带宽内的相位噪声进行分析。

鉴相器的归一化低噪为-219dBc/Hz

100MHz恒温晶振的相位噪声在1KHz可达到-155dBc/Hz1KHz

锁相环的环路带宽内的相位噪声计算公式为：

Lfloor+20Log(f0/fpD)+10LogfPD

其中Lfloor为PLL芯片的归一化低噪，f0/fPD是输出频率除以鉴相频率即倍频次数N，fPD为鉴相频率。环路带宽内的相位噪声可以计算如下：

将上述参数带入公式可计算(按1160MHz输出频率计算)：

环路带内的相位噪声为：

-219+20Log(1160/10)+10Log(10×106)≈-108dBc/Hz。

参考源相位噪声倍频恶化

参考源的相位噪声的恶化计算公式为：

20Log(f0/fPD)

按参考的相位噪声为-155dBc/Hz1KHz来计算恶化后的相位噪声为：

-155+20Log(1160/10)≈-113.7dBc/Hz1KHz

由于环路带内的相位噪声高于参考源恶化后的相位噪声，最终输出的相位噪声还是取决于环路内的相位噪声即-108dBc/Hz1KHz；

(2)跳频时间分析 

由于采用锁相环方式，影响跳频时间的主要因素为锁相环芯片的配置时间和环路滤波器的RC时间常数。其中锁相环芯片的配置时间为10μs左右，而环路滤波器的时间则是主要的影响因素。在跳频范围较宽的情况下，只能做到30μs左右，在加上锁相环芯片的配置时间，则此种方案的频率切换时间为40μs左右。不能满足快速频率切换的要求。

(3)杂散抑制分析 

数字锁相环的杂散指标主要取决于鉴相频率与环路滤波器的带宽。方案中采用了整数分频的ADF4106芯片，其输出的频率步进为10MHz，其鉴相频率只能取10MHz，所以最终输出的杂散信号为鉴相杂散，即偏离输出频率±10MHz的杂散信号。由于环路滤波器的带宽可以做到比较窄，如200KHz，那么对于±10MHz的杂散信号的抑制度均可做到很高，故杂散抑制度可达到75dBc以上的水平。但当环路滤波器的带宽越窄，其RC的时间常数越长，致使锁相环的频率切换时间加长。所以采用此方案的跳频时间和杂散抑制度指标不能兼顾。

(4)其它方面的分析

该方案的实现电路简单体积小，元器件功耗较小，发热量低，可靠性较高。但其频率切换不能做到快速切换。

综合上述的分析与总结，目前传统的频率源方案均不能同时满足高杂散抑制度和高速频率切换的指标以及低功耗小体积的要求，对雷达及通信系统的整体性能造成影响。

发明内容

本实用新型的目的在于设计一种高纯度频率源，它能同时实现高杂散抑制度和高速频率切换以及低功耗小体积的要求，为雷达和通信系统提供高质量的信号源，从而提升雷达和通信系统的整体性能。

本实用新型采取以下技术方案

一种高纯度频率源，它包括参考频率源、单片机、PLL锁相环模块、隔离放大电路，所述PLL锁相环模块主要由PLL锁相环芯片、LF环路虑波器、VCO压控振荡器组成；它还设有切换开关，所述PLL锁相环模块包括第一PLL锁相环模块、第二PLL锁相环模块，所述第一PLL锁相环模块和第二PLL锁相环模块的组成和参数完全相同，所述第一PLL锁相环模块和第二PLL锁相环模块都由所述的单片机控制，第一PLL锁相环模块的输入端和第二PLL锁相环模块的输入端共同连接所述参考频率源的输出端，第一PLL锁相环模块的输出端和第二PLL锁相环模块的输出端共同连接所述切换开关，其信号经过所述切换开关切换后、再经过后置处理模块后最终输出。

进一步的技术方案是：所述后置处理模块包括依次连接的隔离放大电路、功率大电路、谐波虑波电路。

进一步的技术方案是：所述的PLL锁相环模块至少设置为两组。

进一步的技术方案是：所述切换开关为单刀双掷开关(SPDT)。

进一步的技术方案是：所述第一PLL锁相环模块或第二PLL锁相环模块中VCO压控振荡器的输出端还连接有单刀单掷开关。

进一步的技术方案是：所述第一PLL锁相环模块或第二PLL锁相环模块中的VCO压控振荡器还连接有低压差稳压器。

本实用新型与现有技术相比，具有以下的有益效果：本实用新型采用了两组PLL锁相环进行锁相产生相同频段的频率，两组PLL锁相环的参数与器件完全一致；利用一个2选1的单刀双掷开关进行对输出频率进行选择切换；两组PLL锁相环为同时工作，利用了开关能高速切换通道的优势，实现了频率的高速切换，由于传统的数字锁相环的杂散指标能做到较高的水平，且其体积及功耗均能做到很小，所以该方案具有高杂散抑制度和快速频率切换以及低功耗小体积的优势。

附图说明

图1为直接合成式频率源原理框图；

图2为PLL锁相环频率源原理框图；

图3为本实用新型的系统框图；

图4为本实用新型的电路框图；

图5a为本的控制码及电源示意图；

图5b为本实用新型的单片机控制电路原理图；

图5c为本实用新型的第一PLL锁相环模块电路原理图；

图5d为本实用新型的第二PLL锁相环模块电路原理图；

图5e为本实用新型的后置输出处理模块电路原理图；

图6a为单个PLL频率切换时间示意图；

图6b为本实用新型中频率切换时间示意图。

具体实施方式

下面结合具体实施例对本实用新型作进一步的阐述和说明。

本实用新型的原理：如图3所示，本实用新型的单组锁相环部分的工作原理与传统的数字锁相环工作原理一致，其不同之处在于采用了双环“乒乓”的工作方式：

频率源上电工作时，FPGA单片机控制两个数字锁相环同时工作，并产生并行频率控制码D₀、D₁…D_n所控制的输出频率，同时FPGA单片机产生开关选择控制码S₁还控制2选1的切换开关，默认选择其中任意一个PLL锁相环的信号输出。另外一个未被选择输出的PLL数字锁相环就可被外部的控制进行预置。其预置方式为：将预置开关S₀置高电平，同时将跳频控制码预置到需要的频率点上，此时未被选择输出的PLL数字锁相环的输出频率跳到了预置的频率点上。由于S₀置高电平，FPGA不对已选择输出的锁相环频率进行更改配置。当需要频率切换时将S₀置低电平，同时改变S₁的逻辑电平，使切换开关选择已经预置完成的数字锁相环输出。在此时又可将S₀置高电平，同时改变跳频控制码进行下一个频点的预置。由此循环地进行预置与频率的切换；

频率的控制与开关的控制均采用了高速可编程逻辑电路FPGA，故其时间可做到ns量级，由于采用了双数字锁相环“乒乓”预置的工作方式，下一个频点是在另一个锁相环工作时所预置产生的，这就不需要考虑单个锁相环的锁定时间。而两个频点的切换时间仅取决于开关的选择时间。而开关的选择时间可达ns量级，所以采用此种方案，频率切换时间可做到1μs以下，实现了快速频率切换的功能。由于传统的数字锁相环的杂散指标能做到较高的水平，且其体积及功耗均能做到很小。所以该方案具有高杂散抑制度和快速频率切换以及低功 耗小体积的优势。

结合图4、图5a和具体实施例，说明如下：

来自恒温晶振的100MHz参考信号分别提供给两个PLL锁相环芯片。各PLL锁相环芯片内部将100MHz参考信号和VCO输出信号分频至同一频率进行PLL频率鉴相，鉴相器输出误差电压至环路滤波器，环路滤波器主要将鉴相误差电压滤波成直流电压，控制VCO输出指定的频率信号，此信号经隔离放大后输出至单刀双掷开关，最后由单刀双掷开关选择先前预置的频率输出信号,信号再经过隔离放大、功率放大、谐波虑波处理后最终输出。FPGA主要对这两个PLL锁相环芯片进行配置，改变分频比实现PLL跳频，同时控制开关选择预置输出频率。

在系统跳频前，需要提前50us预置下一个点的频率，当切换频率时，响应时间仅取决于FPGA程序的响应速度和开关的切换时间，因FPGA的开关控制程序部分编译后，几乎全部由逻辑器件构成，响应时间只取决于逻辑门的延迟，可达ns量级。当频率切换后，系统需要立即预置下一频率点，为下一频率输出做准备。这里的频率切换时间是指一个频率点跳变至下一个频率点的切换时间，如图6a所示，如果使用单个PLL进行跳频，从一个频率点跳至下一个频率点时，中间的过渡带会有频率来回跳变的环路搜索状态；如图6b所示，采用两个PLL进行跳频，跳频预置后开关切换，频率跳变的过渡带不会有其它频率的信号产生，只会有一段无输出信号的空缺时间，并且该时间非常短。

更进一步的实施例：

采用“乒乓”方式进行频率切换，可将传统PLL跳频时频率捷变跳动时间转换为稳定输出频率时的等待时间；当采用多只PLL进行预置时，可进一步缩短预置频率时的等待时间，当等待时间缩短一半，所需提前预置的PLL数量将增加一倍，等待时间越短，成本将越高。

再进一步的实施例：

图5b、图5c、图5d、图5e所示的本发明电路原理图中，A1为单片机，主要为2路PLL频率合成器芯片进行初始化配置和频率预置。A2、A3为频率合成器芯片，该芯片内集成了数字分频器、鉴相器、程序控制器和寄存器。A4、A5组成2路PLL有源环路滤波器，过滤环路噪声，控制环路带宽。A6、A10为线性稳定器，将+15V电压转换为+12V，分别提供A21、A22的VCO稳定电源电压。A11、A12、A13组成单刀双掷开关，2级串联主要提高开关隔离度。A17、A18、A19为A11、A12、A13开关转换控制逻辑并提供驱动能力。A8、A9为2只线性稳压器，将电压从+15V降至+3.3V，给开关电路提供稳定电压。A14为带离放大器，A7为其提供由+15V转换后的+5V电压。A20为未级放大器。A22、A23组成级联滤波器，提高输出信号的谐波抑制。

本发明中高纯度频率源达到的技术指标如下

a.频率范围C波段f₀＝960MHz～1160MHz，BW＝200MHz；

b.频率间隔：Δf＝10MHz，共201个频点；

c.相位噪声：￡(1kHz)＜-105dBc/Hz；

d.跳频时间：τ＜10μs；

e.谐波抑制：≥50dBc

f.杂散抑制：S_p＞70dBc；

g.输出功率：P₀＝10dBm±1dB；

h.输出驻波比：≤1.5；

i.工作温度：t＝-40℃～+70℃；

j.尺寸限制：60×60×35。

在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”等， 指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本实用新型的范围内。

尽管这里参照本实用新型的多个解释性实施例对本实用新型进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开、附图和权利要求的范围内，可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外，对于本领域技术人员来说，其他的用途也将是明显的。

Claims (6)

1.一种高纯度频率源，它包括参考频率源、单片机、PLL锁相环模块、隔离放大电路，所述PLL锁相环模块主要由PLL锁相环芯片、LF环路虑波器、VCO压控振荡器组成，其特征在于：它还设有切换开关，所述PLL锁相环模块包括第一PLL锁相环模块、第二PLL锁相环模块，所述第一PLL锁相环模块和第二PLL锁相环模块的组成和参数完全相同，所述第一PLL锁相环模块和第二PLL锁相环模块都由所述的单片机控制，第一PLL锁相环模块的输入端和第二PLL锁相环模块的输入端共同连接所述参考频率源的输出端，第一PLL锁相环模块的输出端和第二PLL锁相环模块的输出端共同连接所述切换开关，其信号经过所述切换开关切换后、再经过后置处理模块后最终输出。

2.根据权利要求1中所述的高纯度频率源，其特征在于：所述后置处理模块包括依次连接的隔离放大电路、功率大电路、谐波虑波电路。

3.根据权利要求1中所述的高纯度频率源，其特征在于：所述的PLL锁相环模块至少设置为两组。

4.根据权利要求1中所述的高纯度频率源，其特征在于：所述切换开关为单刀双掷开关。

5.根据权利要求1中所述的高纯度频率源，其特征在于所述第一PLL锁相环模块或第二PLL锁相环模块中的VCO压控振荡器的输出端还连接有单刀单掷开关。

6.根据权利要求1中所述的高纯度频率源，其特征在于所述第一PLL锁相环模块或第二PLL锁相环模块中的VCO压控振荡器还连接有低压差稳压器。