CN104935253B - 信号倍频电路、方法及所适用的设备 - Google Patents

Abstract

本发明提供一种信号倍频电路、方法及所适用的设备。其中，本发明所述信号倍频电路包含信号输入端，该电路还包括：与信号输入端相连的频率判定控制单元，包括：判定输入端、第一选通端、第二选通端、第三选通端、第四选通端、和第一输出端、第二输出端，其中，判定输入端和第一选通端与信号输入端相连，第一选通端和第二选通端所接收的信号从第一输出端予以输出，第三选通端和第四选通端所接收的信号从第二输出端予以输出；与信号输入端、第二选通端相连的数字倍频单元；与第一输出端、第二输出端相连的模拟锁相环，其中，模拟锁相环的输出端还与第四选通端相连；与模拟锁相环的输出端和第三选通端相连的分频器。本发明能同时解决模拟倍频对低频信号进行倍频处理时的耗时过长、和数字倍频对高频信号进行倍频处理时的易产生谐波泄露的问题。

Description

信号倍频电路、方法及所适用的设备

技术领域

本发明涉及一种信号倍频技术，特别是涉及一种信号倍频电路、方法及所适用的设备。

背景技术

信号倍频技术主要应用于谐波测量，其技术领域涉及电能质量、变频器、发动机、开关电源、新能源领域。例如，发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度。调频设备用倍频器来增大频率偏移。在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。稳定的、低谐波泄漏的倍频器能够提高所在设备的工作质量。

目前，倍频器主要有模拟倍频和数字倍频两种。模拟倍频技术虽然具有精度高的有点，但是对于一些低频信号来说，使用模拟倍频技术需要较长的响应时间，更甚者还无法进行锁定。数字倍频计数虽然解决了模拟倍频响应时间长等缺点，但是，将模拟信号数字化处理必然带来误差，使得倍频后的信号在谐波泄露方面不够理想。

随着大频段范围的信号倍频设备的应用越来越多，平衡两种倍频技术的优势，提高倍频器所在设备的精度，是本领域技术人员所要解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种信号倍频电路、方法及所适用的设备，用于解决现有技术中大频段范围内对信号倍频处理无法满足高精度要求的问题。

为实现上述目的及其他相关目的，本发明提供一种信号倍频电路，其中，所述信号倍频电路包含信号输入端，还包括：与所述信号输入端相连的频率判定控制单元，包括：判定输入端、第一选通端、第二选通端、第三选通端、第四选通端、和第一输出端、第二输出端，其中，所述判定输入端和第一选通端与所述信号输入端相连，所述第一选通端和第二选通端所接收的信号从所述第一输出端予以输出，所述第三选通端和第四选通端所接收的信号从所述第二输出端予以输出；所述频率判定控制单元用于将所述输入信号的频率与预设的阈值进行比较，在确定所述输入信号的频率大于所述阈值时，控制所述第一选通端和第三选通端选通，在确定所接收的输入信号的频率小不大于所述阈值时，控制所述第二选通端和第四选通端选通；与所述信号输入端、第二选通端相连的数字倍频单元，用于将所述信号输入端所输入的输入信号的周期进行整数倍的计数采样，并根据所述输入信号的周期调整所述采样信号的周期，将调整后的采样信号进行倍频处理并输至所述第二选通端；与所述第一输出端、第二输出端相连的模拟锁相环，其中，所述模拟锁相环的输出端还与所述第四选通端相连，用于根据所述第二输出端所输出的信号对所述第一输出端所输出的信号进行模拟的倍频处理；与所述模拟锁相环的输出端相连的分频器，用于按照预设的倍频倍数对所接收的信号进行分频处理，并输出至所述第三选通端。

优选地，所述数字倍频单元包括：与所述信号输入端相连的计数测频器，用于根据预设的时钟信号对所述信号输入端所输出的输入信号的周期进行整数倍的计数采样，以得到对应所述输入信号的周期的采样信号，并将所述采样信号予以输出；与所述信号输入端和计数测频器相连的倍频信号发生器，用于按照所述输入信号的周期对所述计数测频器所输出的采样信号进行同步确认，当确认某一周期不同步时，调整相应周期内的采样信号中的时钟信号的脉冲宽度，并将倍频后的信号输出至所述第二选通端。

优选地，所述频率判定控制单元包括：通过所述计数测频器与所述信号输入端相连的频率判定器，用于将所述计数测频器所输出的采样信号的频率与预设的阈值进行比较，并将比较结果予以输出；与所述频率判定器相连的选通模块，用于在所述频率判定器所输出的比较结果为大于所述阈值时，控制所述第一选通端和第三选通端选通，在所述频率判定器所输出的比较结果为不大于所述阈值时，控制所述第二选通端和第四选通端选通。

优选地，所述选通模块包括：第一选通器包括：与所述频率判定器相连的第一选通器的控制端、所述第一选通端、第二选通端和第一输出端；以及第二选通器包括：与所述频率判定器相连的第二选通器的控制端、所述第三选通端、第四选通端和第二输出端，其中，所述第一输出端和第二输出端分别连接所述模拟锁相环的两个输入端。

优选地，所述频率判定控制单元、数字倍频单元、分频器集成在FPGA或CPLD中。

优选地，所述阈值为20Hz。

基于上述目的，本发明还提供一种包含信号倍频的设备，其中，所述设备中包含如上任一所述的信号倍频电路。

基于上述目的，本发明还提供一种信号倍频的方法，应用于信号倍频电路中，其中，所述信号倍频电路包括：模拟锁相环、与所述模拟锁相环的输出端相连的分频器、和数字倍频单元，所述方法包括：接收待倍频的输入信号，并确定所述输入信号的频率；将所确定频率与预设的阈值进行比较，在确定所述输入信号的频率大于所述阈值时，令所述输入信号和所述分频器按照倍频倍数所分频后的信号输至所述模拟锁相环，以进行信号倍频处理，以及在确定所接收的输入信号的频率不大于所述阈值时，令所述输入信号输至所述数字倍频单元，由所述数字倍频单元将所述输入信号的周期进行整数倍的计数采样，并根据所述输入信号的周期调整所述采样信号的周期，将调整后的采样信号进行倍频处理并予以输出；在所述输入信号通过所述数字倍频单元进行信号倍频处理后，所述信号倍频的方法还包括：将数字倍频后的信号输至所述模拟锁相环，以进行滤波处理。

优选地，所述数字倍频单元中包含计数测频器，则确定所述输入信号的频率的方式包括：

将所述输入信号输至所述计数测频器，以便所述计数测频器对所述输入信号进行整数倍采样后所输出的采样信号，并将所述采样信号的频率作为所述输入信号的频率。

优选地，所述数字倍频单元还包括：与所述计数测频器相连的倍频信号发生器；所述根据所述输入信号的周期调整所述采样信号的周期的方式包括：所述倍频信号发生器按照所述输入信号的周期对所述计数测频器所输出的采样信号进行同步确认，当确认某一周期不同步时，调整相应周期内的采样信号中的时钟信号的脉冲宽度，并将倍频后的信号输出至所述模拟锁相环。

如上所述，本发明的信号倍频电路、方法及所适用的设备，具有以下有益效果：通过对输入信号进行频率高低的判别，将频率较低的输入信号进行数字倍频，以解决模拟倍频对低频信号进行倍频处理时的耗时过长的问题，将频率较高的输入信号进行模拟倍频，以解决数字倍频对高频信号进行倍频处理时的易产生谐波泄露的问题，同时利用二者在各自频段的优势来解决大频段输入信号无法高精度倍频的问题。

附图说明

图1显示为本发明的信号倍频电路的结构示意图。

图2显示为本发明的信号倍频电路的一种优选方案的结构示意图。

图3显示为本发明的信号倍频方法的流程图。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图1至图2。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

如图1所示，本发明提供一种信号倍频电路。所述信号倍频电路1可以应用在任何需要信号倍频的设备中，所述设备可以是用于进行谐波监测的监测设备，或者电能质量分析仪等。所述信号倍频电路1包括：频率判定控制单元12，数字倍频单元11、模拟锁相环13和分频器14。

所述频率判定控制单元12与所述信号输入端相连，所述频率判定控制单元12包括：判定输入端、第一选通端、第二选通端、第三选通端、第四选通端、和第一输出端、第二输出端，其中，所述判定输入端和第一选通端与所述信号输入端相连，所述第一选通端和第二选通端所接收的信号从所述第一输出端予以输出，所述第三选通端和第四选通端所接收的信号从所述第二输出端予以输出。

所述数字倍频单元11与所述信号输入端、第二选通端相连，用于将所述信号输入端所输入的输入信号的周期进行整数倍的计数采样，并根据所述输入信号的周期调整所述采样信号的周期，将调整后的采样信号进行倍频处理并输至所述第二选通端。

所述模拟锁相环13与所述第一输出端、第二输出端相连，其中，所述模拟锁相环13的输出端还与所述第四选通端相连，用于根据所述第二输出端所输出的信号对所述第一输出端所输出的信号进行模拟的倍频处理。

所述分频器14与所述第三选通端和所述模拟锁相环13的输出端相连，用于按照预设的倍频倍数对所接收的信号进行分频处理，并输出至所述第三选通端。

具体地，所述频率判定控制单元12的判定输入端接收所述信号输入端所输入的输入信号，并将所述输入信号的频率与预设的阈值进行比较，在确定所接收的输入信号的频率大于所述阈值时，控制所述第一选通端和第三选通端选通，则所述输入信号通过所述第一选通端输入，并由所述第一输出端输出至所述模拟锁相环13，所述模拟锁相环13将输出的信号输至所述分频器14，由所述分频器14按照预设的倍频倍数进行分频后，通过所述第三选通端和所述第二输出端反馈回所述模拟锁相环13，则所述模拟锁相环13根据分频后的信号对所述输入信号进行鉴相和模拟倍频处理；

当所述频率判定控制单元12在确定所接收的输入信号的频率不大于所述阈值时，控制所述第二选通端和第四选通端选通，则所述数字倍频单元11按照内置的时钟信号将所述输入信号的周期进行整数倍的计数采样，此时，由于时钟信号的周期与所述输入信号的周期并非一定为整数倍关系，则当二者非整数倍关系时，计数采样所产生的采样信号将产生截断误差，接着，所述数字倍频单元11根据所述输入信号的周期调整每个输入信号周期内的采样信号的周期，由此来消除截断误差，并将调整后的采样信号进行倍频处理，通过所述第二选通端和第一输出端输至所述模拟锁相环13；与此同时，所述模拟锁相环13将自身所输出的信号通过所述第四选通端和第二输出端进行自身反馈，则由于所述模拟锁相环13所反馈的信号与所述数字倍频单元11所输出的信号的频率相同，则所述模拟锁相环13相当于低通滤波器，以滤除由所述数字倍频单元11所输出的信号中的高频分量，进一步削减由所述数字倍频单元11所产生的谐波泄露。其中，所述阈值可根据设计需要进行设置，优选为20Hz。

其中，所述频率判定控制单元12可包含计数测频器，可通过计数的方式来确定所述输入信号的频率，并进行比较。所述频率判定控制单元12还可以先对所述输入信号进行过采样，以得到相应的数字信号，再通过傅里叶计算来确定所述输入信号的频率，再进行比较。

其中，根据所述输入信号的周期调整所述采样信号的周期的具体方式为：所述数字倍频单元11将所述输入信号的周期起始位置与对应周期的采样信号的周期起始位置相对应，并监测所述输入信号的周期结束位置是否与所述采样信号的周期结束位置相同步，若所述输入信号的周期结束时刻与同周期内的最后一个采样信号的跳变沿不在同一时刻时，所述数字倍频单元11将调整该周期内的采样信号中的至少一个时钟信号的脉冲宽度，或者增加与所述采样信号中时钟信号的周期相同/不同的脉冲信号。

需要说明的是，本发明所述的信号倍频电路1中的频率判定控制单元12、数字倍频单元11、模拟锁相环13和分频器14可以通过电路1连接。优选地，所述频率判定控制单元12、数字倍频单元11和分频器14集成在FPGA(可集成控制电路)或CPLD(复杂可编程逻辑器件)中。

作为一种优选方案，如图2所示，所述数字倍频单元11包括：计数测频器111、倍频信号发生器112。

所述计数测频器111与所述信号输入端相连，用于根据预设的时钟信号对所接收的输入信号的周期进行整数倍的计数采样，以得到反映所述输入信号周期的采样信号，并将所述采样信号予以输出。

其中，所述计数测频器111中可内置时钟以产生时钟信号，或者通过外部时钟提供给所述计数测频器111一时钟信号。

例如，所述时钟信号的频率为100MHz，所述信号输入端所输出的输入信号的频率为30Hz，则所述计数测频器111能够探测到所述输入信号的一个周期内能够进行3M个计数采样，通过截断处理，所述计数测频器111输出的采样信号在一个周期内包含有3M个时钟信号，并以该3M个时钟信号作为所述输入信号的周期。此处实际上产生了截断误差。

接着，所述倍频信号发生器112与所述信号输入端和计数测频器111相连，用于按照所述输入信号的周期对所述计数测频器111所输出的采样信号进行同步确认，当确认某一周期不同步时，调整相应周期内的采样信号中的时钟信号的脉冲宽度，并将倍频后的信号输出至所述第二选通端。

具体地，为了减少计数测频器111中产生的截断误差，所述倍频信号发生器112将所述输入信号的周期与所述计数测频器111所输出的采样信号进行同步确认，即将所述输入信号的一个周期的起始位置与对应周期的所述采样信号中时钟信号的起始跳变沿相对应，并监测所述输入信号的周期结束位置是否与对应周期的所述采样信号中最后一个时钟信号的结束跳变沿相一致，若一致，则直接对所述采样信号进行数字倍频处理，反之，若不一致，则将对应周期的最后一个或多个时钟信号的脉冲宽度进行调整，使得对应于所述输入信号的周期内的最后一个时钟信号的幅值变宽或变窄，再对调整后的所述采样信号进行数字倍频处理，并将倍频后的信号输至所述第二选通端。如此来减少每个输入信号周期所产生的截断误差。

当所述频率判定控制单元12选通所述第二选通端时，同时被选通的还有第四选通端，则经过所述倍频信号发生器112倍频处理后的信号输至所述模拟锁相环13中，由于此时所述模拟锁相环13所接收的反馈信号为自身的输出信号，则所述模拟锁相环13无需进行倍频处理，其中的RC电路1作为低通滤波器将所述第二选通端所传输的信号进行低通滤波，从而进一步减少了由所述计数测频器111和倍频信号发生器112等数字电路1所产生的谐波泄露。

更为优选地，为了提高所述信号倍频电路1的集成度，所述频率判定控制单元12包括：频率判定器121、选通模块。

所述频率判定器121通过所述计数测频器111与所述信号输入端相连，用于将所述计数测频器111所输出的采样信号的频率与预设的阈值进行比较，并将比较结果予以输出。其中，所述频率判定器121的判定输入端与所述计数测频器111相连。

其中，为了提高所述信号倍频电路1的集成度，所述频率判定控制单元12中无需单独设置计数测频器，而是利用所述数字倍频单元11中的计数测频器111所提供的采样信号的频率来确定所述输入信号的频率。

例如，所述频率判定器121通过测定确定所述计数测频器111所输出的采样信号的频率为则将33.3Hz与预设的阈值进行比较，若比较结果为33.3Hz大于所述阈值，则输出控制第一选通端口和第三选通端口选通的比较结果，若比较结果为33.3Hz不大于所述阈值，则输出控制第二选通端口和第四选通端口选通的比较结果。其中，所述比较结果可以是数字信号，或者高低电平。

所述选通模块与所述频率判定器121相连，用于在所述频率判定器121所输出的比较结果为所接收的输入信号的频率大于所述阈值时，控制所述第一选通端和第三选通端选通，在所述频率判定器121所输出的比较结果为所接收的输入信号的频率小不大于所述阈值时，控制所述第二选通端和第四选通端选通。

具体地，所述选通模块可以是具有两个输出端口的四选二选通器。优选地，所述选通模块为两个二选一的选通器，且每个选通器具有一个输出端口和一个控制端口。其中，所述控制端口与所述频率判定器121相连，以接收所述比较结果。

优选地，所述选通模块包含：第一选通器122和第二选通器123。

所述第一选通器122的控制端与所述频率判定器121相连，所述第一选通器122还包含所述第一选通端和第二选通端，其中，所述第一选通端与所述信号输入端相连，所述第二选通端与所述数字倍频单元11中的倍频信号发生器112的输出端相连，所述第一选通器122的输出端与所述模拟锁相环13的一输入端相连，所述第一选通器122的控制端口与所述频率判定器121相连。

所述第二选通器123的控制端与所述频率判定器121相连，所述第二选通器123还包括所述第三选通端和第四选通端的第二选通器123，其中，所述第三选通端与所述分频器14相连，所述第四选通端与所述模拟锁相环13的输出端相连，所述第二选通器123的输出端连接所述模拟锁相环13的又一输入端，所述第二选通器123的控制端口与所述频率判定器121相连。

如图2所示，所述信号倍频电路1的结构举例如下：

所述信号输入端与所述第一选通器122的第一选通端相连，所述信号输入端还与所述数字倍频单元11中的计数测频器111和倍频信号发生器112相连，所述计数测频器111还与倍频信号发生器112相连，所述倍频信号发生器112的输出端与所述频率判定控制单元12中第一选通器122的第二选通端相连，所述第一选通器122的输出端与模拟锁相环13的一输入端相连；

所述计数分频器14的输出端还与所述频率判定控制单元12中的频率判定器121的判定输入端相连，所述频率判定器121与所述第一选通器122和第二选通器123相连，其中，所述第二选通器123的第三选通端与分频器14相连，所述第二选通器123的第四选通端与所述模拟锁相环13的输出端相连，所述第二选通器123的输出端与所述模拟锁相环13的又一输入端相连。

图2所示的信号倍频电路1的工作举例如下：

所述信号输入端将输入信号输至所述计数测频器111，由所述计数测频器111对所述输入信号进行整数倍的计数采样，并输出采样信号，所述采样信号一方面输入倍频信号发生器112，由所述倍频信号发生器112将所述输入信号的周期与所述计数测频器111所输出的采样信号的周期进行同步确认，若二者周期一致，则直接对所述采样信号进行数字倍频处理，反之，若不一致，则将所述采样信号中的最后一个时钟信号的脉冲宽度进行调整，使得每个采样信号周期内的最后一个时钟信号的幅值变宽或变窄，再对调整后的所述采样信号进行数字倍频处理，并将倍频后的信号输至所述第二选通端；

所述采样信号同时还输入所述频率判定器121，由所述频率判定器121判定该采样信号的频率与预设的阈值的大小，若不大于所述阈值，则控制所述第一选通器122选通第二选通端、控制所述第二选通器123选通第四选通端，使得第一选通器122将倍频后的信号通过第一输出端输至所述模拟锁相环13，同时将所述模拟锁相环13所输出的信号通过所述第四选通端和第二输出端自反馈回自身的又一输入端，如此，由于所述模拟锁相环13自反馈的信号频率与倍频后的信号的频率相同，则相当于低通滤波器滤除所述倍频后的信号中的高频分量，以得到谐波泄露更少的倍频信号，同时解决频率较低的输入信号在模拟倍频处理时的耗时过长的问题。

若所述频率判定器121判定该采样信号的频率大于所述阈值，则控制所述第一选通器122选通第一选通端，和控制所述第二选通器123选通第三选通端，则所述第一选通器122将原始的输入信号输至所述模拟锁相环13的一输入端，所述模拟锁相环13将所输出的信号反馈至所述分频器14，并由所述分频器14按照预设的倍频倍数对反馈信号进行分频，并通过第二选通器123将分频后的信号输至所述模拟锁相环13的又一输入端，由所述模拟锁相环13根据分频后的信号对所述输入信号进行鉴相和模拟的倍频处理。由此消除频率较高的输入信号利用数字倍频所带来的谐波泄露问题。

如图3所示，本发明还提供一种信号倍频的方法。所述信号倍频方法可以由如上所述的信号倍频电路来实现，也可以由其他的信号倍频电路来实现。其中，所述信号倍频电路中至少包括：模拟锁相环、与所述模拟锁相环的输出端相连的分频器、和数字倍频单元。

在步骤S1中，接收待倍频的输入信号，并确定所述输入信号的频率。

具体地，所述信号倍频电路内置或外接频率判定控制单元，所述频率判定控制单元可通过计数采样的方式来确定所述信号倍频电路所接收的所述输入信号的频率。所述频率判定控制单元还可以先根据预设频段对所述输入信号进行过采样，以得到相应的数字信号，再通过傅里叶计算来确定所述输入信号的频率。

优选地，所述数字倍频单元中包含计数测频器，则确定所述输入信号的频率的方式包括：将所述输入信号输至所述计数测频器，以便所述计数测频器对所述输入信号进行整数倍采样后所输出的采样信号，并将所述采样信号的频率作为所述输入信号的频率。

具体地，所述频率判定控制单元利用所述数字倍频单元中的计数测频器来接收采样信号，再将所述采样信号的频率作为所述输入信号的频率。

在步骤S2中，将所确定频率与预设的阈值进行比较，在确定所述输入信号的频率大于所述阈值时，令所述输入信号和所述分频器按照倍频倍数所分频后的信号输至所述模拟锁相环，以进行信号倍频处理，以及在确定所接收的输入信号的频率不大于所述阈值时，令所述输入信号输至所述数字倍频单元，由所述数字倍频单元将所述输入信号的周期进行整数倍的计数采样，并根据所述输入信号的周期调整所述采样信号的周期，将调整后的采样信号进行倍频处理并予以输出。

以本发明所述的所述频率判定控制单元为例。所述判定控制单元将所述输入信号的频率与预设的阈值进行比较，在确定所接收的输入信号的频率大于所述阈值时，控制自身的第一选通端和第三选通端选通，则所述输入信号通过所述第一选通端输入，并由所述第一输出端输出至所述模拟锁相环，所述模拟锁相环将输出的信号输至所述分频器，由所述分频器按照预设的倍频倍数进行分频后，通过所述第三选通端和所述第二输出端反馈回所述模拟锁相环，则所述模拟锁相环根据分频后的信号对所述输入信号进行鉴相和模拟倍频处理；

当所述频率判定控制单元在确定所接收的输入信号的频率不大于所述阈值时，控制自身的第二选通端和第四选通端选通，则所述数字倍频单元按照内置的时钟信号将所述输入信号的周期进行整数倍的计数采样，此时，由于时钟信号的周期与所述输入信号的周期并非一定为整数倍关系，则当二者非整数倍关系时，计数采样所产生的采样信号将产生截断误差，接着，所述数字倍频单元根据所述输入信号的周期调整每个输入信号周期内的采样信号的周期，由此来消除截断误差，并将调整后的采样信号进行倍频处理并予以输出。其中，所述阈值可根据设计需要进行设置，优选为20Hz。

优选地，所述数字倍频单元还包括：与所述计数测频器相连的倍频信号发生器，所述根据所述输入信号的周期调整所述采样信号的周期的方式包括：所述倍频信号发生器按照所述输入信号的周期对所述计数测频器所输出的采样信号进行同步确认，当确认某一周期不同步时，调整相应周期内的采样信号中的时钟信号的脉冲宽度，并将倍频后的信号输出至所述模拟锁相环。

具体地，为了减少计数测频器中产生的截断误差，所述倍频信号发生器将所述输入信号的周期与所述计数测频器所输出的采样信号进行同步确认，即将所述输入信号的一个周期的起始位置与对应周期的所述采样信号中时钟信号的起始跳变沿相对应，并监测所述输入信号的周期结束位置是否与对应周期的所述采样信号中最后一个时钟信号的结束跳变沿相一致，若一致，则直接对所述采样信号进行数字倍频处理，反之，若不一致，则将对应周期的最后一个或多个时钟信号的脉冲宽度进行调整，使得对应于所述输入信号的周期内的最后一个时钟信号的幅值变宽或变窄，再对调整后的所述采样信号进行数字倍频处理，并将倍频后的信号予以输出。如此来减少每个输入信号周期所产生的截断误差。

在步骤S3中，在所述输入信号通过所述数字倍频单元进行信号倍频处理后，所述信号倍频的方法还包括：将数字倍频后的信号输至所述模拟锁相环，以进行滤波处理。

继续步骤S2中的示例，在所述输入信号通过所述数字倍频单元进行信号倍频处理后，所述数字倍频单元通过所述第二选通端和第一输出端将倍频后的信号输至所述模拟锁相环；与此同时，所述模拟锁相环将自身所输出的信号通过所述第四选通端和第二输出端进行自身反馈，则由于所述模拟锁相环所反馈的信号与所述数字倍频单元所输出的信号的频率相同，则所述模拟锁相环相当于低通滤波器，以滤除由所述数字倍频单元所输出的信号中的高频分量，进一步削减由所述数字倍频单元所产生的谐波泄露。

需要说明的是，本领域技术人员应该理解，上述示例均以本发明所述的信号倍频电路相对应。实际上，本发明所述的信号倍频方法还可以通过数字信号(如控制指令)等方式对数字倍频单元、分频器和模拟锁相环等进行控制，以执行上述步骤S1-S3。

综上所述，本发明的信号倍频电路、方法及所适用的设备，通过对输入信号进行频率高低的判别，将频率较低的输入信号进行数字倍频，以解决模拟倍频对低频信号进行倍频处理时的耗时过长的问题，将频率较高的输入信号进行模拟倍频，以解决数字倍频对高频信号进行倍频处理时的易产生谐波泄露的问题，同时利用二者在各自频段的优势来解决大频段输入信号无法高精度倍频的问题；同时，针对低频信号进行数字倍频也会产生谐波泄露的问题，本发明中的倍频信号发生器还对输入信号的频率与经整数倍计数处理后的采样信号的频率进行同步确认，并根据确认结果调整采样信号中至少一个采样信号的脉冲宽度，由此来消除整数倍采样时产生的截断误差，再利用模拟锁相环中的RC电路对倍频后的信号进行低通滤波，能够进一步减少因前段数字处理而产生的谐波泄露。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种信号倍频电路，其中，所述信号倍频电路包含信号输入端，其特征在于，还包括：

与所述信号输入端相连的频率判定控制单元，包括：判定输入端、第一选通端、第二选通端、第三选通端、第四选通端、和第一输出端、第二输出端，其中，所述第一选通端和第二选通端所接收的信号从所述第一输出端予以输出，所述第三选通端和第四选通端所接收的信号从所述第二输出端予以输出；所述频率判定控制单元用于将所述输入信号的频率与预设的阈值进行比较，在确定所述输入信号的频率大于所述阈值时，控制所述第一选通端和第三选通端选通，在确定所接收的输入信号的频率不大于所述阈值时，控制所述第二选通端和第四选通端选通；

与所述信号输入端、第二选通端相连的数字倍频单元，用于将所述信号输入端所输入的输入信号的周期进行整数倍的计数采样，并根据所述输入信号的周期调整所述采样信号的周期，将调整后的采样信号进行倍频处理并输至所述第二选通端；

与所述第一输出端、第二输出端相连的模拟锁相环，其中，所述模拟锁相环的输出端还与所述第四选通端相连，用于根据所述第二输出端所输出的信号对所述第一输出端所输出的信号进行模拟的倍频处理；

与所述模拟锁相环的输出端相连的分频器，用于按照预设的倍频倍数对所接收的信号进行分频处理，并输出至所述第三选通端。

2.根据权利要求1所述的信号倍频电路，其特征在于，所述数字倍频单元包括：

与所述信号输入端相连的计数测频器，用于根据预设的时钟信号对所述信号输入端所输出的输入信号的周期进行整数倍的计数采样，以得到对应所述输入信号的周期的采样信号，并将所述采样信号予以输出；

与所述信号输入端和计数测频器相连的倍频信号发生器，用于按照所述输入信号的周期对所述计数测频器所输出的采样信号进行同步确认，当确认某一周期不同步时，调整相应周期内的采样信号中的时钟信号的脉冲宽度，并将倍频后的信号输出至所述第二选通端。

3.根据权利要求2所述的信号倍频电路，其特征在于，所述频率判定控制单元包括：

通过所述计数测频器与所述信号输入端相连的频率判定器，用于将所述计数测频器所输出的采样信号的频率与预设的阈值进行比较，并将比较结果予以输出；

与所述频率判定器相连的选通模块，用于在所述频率判定器所输出的比较结果为大于所述阈值时，控制所述第一选通端和第三选通端选通，在所述频率判定器所输出的比较结果为不大于所述阈值时，控制所述第二选通端和第四选通端选通。

4.根据权利要求3所述的信号倍频电路，其特征在于，所述选通模块包括：第一选通器包括：与所述频率判定器相连的第一选通器的控制端、所述第一选通端、第二选通端和第一输出端；以及第二选通器包括：与所述频率判定器相连的第二选通器的控制端、所述第三选通端、第四选通端和第二输出端，其中，所述第一输出端和第二输出端分别连接所述模拟锁相环的两个输入端。

5.根据权利要求1所述的信号倍频电路，其特征在于，所述频率判定控制单元、数字倍频单元、分频器集成在FPGA或CPLD中。

6.一种包含信号倍频的设备，其特征在于，所述设备中包含如权利要求1至5中任一所述的信号倍频电路。

7.一种信号倍频的方法，应用于信号倍频电路中，其中，所述信号倍频电路包括：模拟锁相环、与所述模拟锁相环的输出端相连的分频器、和数字倍频单元，其特征在于，包括：

接收待倍频的输入信号，并确定所述输入信号的频率；

将所确定频率与预设的阈值进行比较，在确定所述输入信号的频率大于所述阈值时，令所述输入信号和所述分频器按照倍频倍数所分频后的信号输至所述模拟锁相环，以进行信号倍频处理，以及在确定所接收的输入信号的频率不大于所述阈值时，令所述输入信号输至所述数字倍频单元，由所述数字倍频单元将所述输入信号的周期进行整数倍的计数采样，并根据所述输入信号的周期调整所述采样信号的周期，将调整后的采样信号进行倍频处理并予以输出；

在所述输入信号通过所述数字倍频单元进行信号倍频处理后，所述信号倍频的方法还包括：将数字倍频后的信号输至所述模拟锁相环，以进行滤波处理。

8.根据权利要求7所述的信号倍频的方法，其特征在于，所述数字倍频单元中包含计数测频器，则确定所述输入信号的频率的方式包括：

将所述输入信号输至所述计数测频器，以便所述计数测频器对所述输入信号进行整数倍采样后所输出的采样信号，并将所述采样信号的频率作为所述输入信号的频率。

9.根据权利要求8所述的信号倍频的方法，其特征在于，所述数字倍频单元还包括：与所述计数测频器相连的倍频信号发生器；所述根据所述输入信号的周期调整所述采样信号的周期的方式包括：

所述倍频信号发生器按照所述输入信号的周期对所述计数测频器所输出的采样信号进行同步确认，当确认某一周期不同步时，调整相应周期内的采样信号中的时钟信号的脉冲宽度，并将倍频后的信号输出至所述模拟锁相环。